background image

1/17

June 2000

M48Z128

M48Z128Y

1 Mbit (128Kb x8) ZEROPOWER

®

SRAM

s

INTEGRATED LOW POWER SRAM,

POWER-FAIL CONTROL CIRCUIT and

BATTERY

s

CONVENTIONAL SRAM OPERATION;

UNLIMITED WRITE CYCLES

s

10 YEARS of DATA RETENTION in the

ABSENCE of POWER

s

AUTOMATIC POWER-FAIL CHIP DESELECT

and WRITE PROTECTION

s

WRITE PROTECT VOLTAGES

(V

PFD

= Power-fail Deselect Voltage):

– M48Z128: 4.50V

V

PFD

4.75V

– M48Z128Y: 4.20V

V

PFD

4.50V

s

BATTERY INTERNALLY ISOLATED UNTIL

POWER IS APPLIED

s

PIN and FUNCTION COMPATIBLE with

JEDEC STANDARD 128K x 8 SRAMs

s

SURFACE MOUNT CHIP SET PACKAGING

INCLUDES a 28-PIN SOIC and a 32-LEAD

TSOP (SNAPHAT TOP TO BE ORDERED

SEPARATELY)

s

SOIC PACKAGE PROVIDES DIRECT

CONNECTION for a SNAPHAT TOP WHICH

CONTAINS the BATTERY

s

SNAPHAT

®

HOUSING (BATTERY) IS

REPLACEABLE

Figure 1. Logic Diagram

AI01194

17

A0-A16

W

DQ0-DQ7

VCC

M48Z128 

M48Z128Y

G

VSS

8

E

Table 1. Signal Names

A0-A16

Address Inputs

DQ0-DQ7

Data Inputs / Outputs

E

Chip Enable

G

Output Enable

W

Write Enable

V

CC

Supply Voltage

V

SS

Ground

NC

Not Connected Internally

32

1

TSOP32

(8 x 20mm)

SOH28

Surface Mount Chip Set Solution (CS)

SNAPHAT (SH)

Battery

PMDIP32 (PM)

Module

background image

M48Z128, M48Z128Y

2/17

Figure 2. DIP Connections

A1

A0

DQ0

A7

A4

A3

A2

A6

A5

A13

A10

A8

A9

DQ7

A15

A11

G

E

DQ5

DQ1

DQ2

DQ3

VSS

DQ4

DQ6

A16

NC

VCC

AI01195

M48Z128 

M48Z128Y

10

1

2

5

6

7

8

9

11

12

13

14

15

16

30

29

26

25

24

23

22

21

20

19

18

17

A12

A14

W

NC

3

4

28

27

32

31

Table 2. Absolute Maximum Ratings

(1)

Note: 1. Stresses greater than those listed under ”Absolute Maximum Ratings” may cause permanent damage to the device. This is a stress

rating only and functional operation of the device at these or any other conditions above those indicated in the operational section

of this specification is not implied. Exposure to the absolute maximum rating conditions for extended periods of time may affect

reliability.

2. Soldering temperature not to exceed 260

°

C for 10 seconds (total thermal budget not to exceed 150

°

C for longer than 30 seconds).

CAUTION: Negative undershoots below –0.3V are not allowed on any pin while in the Battery Back-up mode.

Table 3. Operating Modes

Note: 1. X = V

IH

or V

IL

; V

SO

= Battery Back-up Switchover Voltage.

Symbol

Parameter

Value

Unit

T

A

Ambient Operating Temperature

0 to 70

°

C

T

STG

Storage Temperature (V

CC

Off)

–40 to 70

°

C

T

BIAS

Temperature Under Bias

–10 to 70

°

C

T

SLD

(2)

Lead Solder Temperature for 10 seconds

260

°

C

V

IO

Input or Output Voltages

–0.3 to 7

V

V

CC

Supply Voltage

–0.3 to 7

V

Mode

V

CC

E

G

W

DQ0-DQ7

Power

Deselect

4.75V to 5.5V

or

4.5V to 5.5V

V

IH

X

X

High Z

Standby

Write

V

IL

X

V

IL

D

IN

Active

Read

V

IL

V

IL

V

IH

D

OUT

Active

Read

V

IL

V

IH

V

IH

High Z

Active

Deselect

V

SO

to V

PFD

(min)

X

X

X

High Z

CMOS Standby

Deselect

V

SO

X

X

X

High Z

Battery Back-up Mode

DESCRIPTION

The M48Z128/128Y ZEROPOWER

®

RAM is a

128 Kbit x8 non-volatile static RAM that integrates

power-fail deselect circuitry and battery control

logic on a single die. The monolithic chip is avail-

able in two special packages to provide a highly in-

tegrated battery backed-up memory solution.

The M48Z128/128Y is a non-volatile pin and func-

tion equivalent to any JEDEC standard 128K x8

SRAM. It also easily fits into many ROM, EPROM,

and EEPROM sockets, providing the non-volatility

of PROMs without any requirement for special

write timing or limitations on the number of writes

that can be performed. The 32 pin 600mil DIP

Module houses the M48Z128/128Y silicon with a

long life lithium button cell in a single package.

For surface mount environments ST provides a Chip

Set solution consisting of a 28 pin 330mil SOIC

NVRAM Supervisor (M40Z300) and a 32 pin TSOP

(8 x 20mm) LPSRAM (M68Z128) packages.

The 28 pin 330mil SOIC provides sockets with

gold plated contacts at both ends for direct con-

nection to a separate SNAPHAT housing contain-

ing the battery.

background image

3/17

M48Z128, M48Z128Y

Figure 3. Block Diagram

AI01196

INTERNAL 

BATTERY

E

VCC

VSS

VOLTAGE SENSE 

AND 

SWITCHING 

CIRCUITRY

131,072 x 8 

 

SRAM ARRAY

A0-A16

DQ0-DQ7

W

G

POWER

E

The unique design allows the SNAPHAT battery

package to be mounted on top of the SOIC pack-

age after the completion of the surface mount pro-

cess. Insertion of the SNAPHAT housing after

reflow prevents potential battery damage due to

the high temperatures required for device surface-

mounting. The SNAPHAT housing is keyed to pre-

vent reverse insertion.

The SNAPHAT battery package is shipped sepa-

rately in plastic anti-static tubes or in Tape & Reel

form. The part number is ”M4Z28-BRxxSH1”.

The M48Z128/128Y also has its own Power-fail

Detect circuit. The control circuitry constantly mon-

itors the single 5V supply for an out of tolerance

condition. When V

CC

is out of tolerance, the circuit

write protects the SRAM, providing a high degree

of data security in the midst of unpredictable sys-

tem operation brought on by low V

CC

. As V

CC

falls

below approximately 3V, the control circuitry con-

nects the battery which maintains data until valid

power returns.

READ MODE

The M48Z128/128Y is in the Read Mode whenev-

er W (Write Enable) is high and E (Chip Enable) is

low. The device architecture allows ripple-through

access of data from eight of 1,048,576 locations in

the static storage array. Thus, the unique address

specified by the 17 Address Inputs defines which

one of the 131,072 bytes of data is to be accessed.

Valid data will be available at the Data I/O pins

within Address Access time (t

AVQV

) after the last

address input signal is stable, providing that the E

and G (Output Enable) access times are also sat-

isfied. If the E and G access times are not met, val-

id data will be available after the later of Chip

Enable Access time (t

ELQV

) or Output Enable Ac-

cess Time (t

GLQV

). The state of the eight three-

state Data I/O signals is controlled by E and G. If

the outputs are activated before t

AVQV

, the data

lines will be driven to an indeterminate state until

t

AVQV

. If the Address Inputs are changed while E

and G remain low, output data will remain valid for

Output Data Hold time (t

AXQX

) but will go indeter-

minate until the next Address Access.

background image

M48Z128, M48Z128Y

4/17

Table 4. AC Measurement Conditions

Note that Output Hi-Z is defined as the point where data is no longer

driven.

Input Rise and Fall Times

5ns

Input Pulse Voltages

0 to 3V

Input and Output Timing Ref. Voltages

1.5V

Figure 4. Hardware Hookup for SMT Chip Set

(1)

Note: 1. For pin connections, see individual data sheets for M40Z300 and M68Z128 at www.st.com.

2. Connect THS pin to V

OUT

if 4.2V

≤ 

V

PFD

4.5V (M48Z128Y) or connect THS pin to V

SS

if 4.5V

≤ 

V

PFD

4.75V (M48Z128).

3. SNAPHAT ordered separately.

AI03625

E1CON

VSS

VOUT

THS

(2)

A

M40Z300

E

B

E2CON

E3CON

E4CON

VSS

E2

VCC

M68Z128

E

A0-A16

W

DQ0-DQ7

SNAPHAT 

BATTERY

(3)

RST

BL

Figure 5. AC Testing Load Circuit

AI01030

5V

OUT

CL = 100pF or 5pF 

 

CL includes JIG capacitance

1.9k

DEVICE 

UNDER 

TEST

1k

background image

5/17

M48Z128, M48Z128Y

Table 5. Capacitance

(1, 2)

(T

A

= 25

°

C, f = 1MHz)

Note: 1. Effective capacitance measured with power supply at 5V.

2. Sampled only, not 100% tested.

3. Outputs deselected.

Table 6. DC Characteristics

(T

A

= 0 to 70

°

C; V

CC

= 4.75V to 5.5V or 4.5V to 5.5V)

Note: 1. Outputs deselected.

Table 7. Power Down/Up Trip Points DC Characteristics

(1)

(T

A

= 0 to 70

°

C)

Note: 1. All voltages referenced to V

SS

.

2. At 25

°

C.

Symbol

Parameter

Test Condit ion

Min

Max

Unit

C

IN

Input Capacitance

V

IN

= 0V

10

pF

C

IO

(3)

Input / Output Capacitance

V

OUT

= 0V

10

pF

Symbol

Parameter

Test Conditio n

Min

Max

Unit

I

LI

(1)

Input Leakage Current

0V

V

IN

V

CC

±

1

µ

A

I

LO

(1)

Output Leakage Current

0V

V

OUT

V

CC

±

1

µ

A

I

CC

Supply Current

E = V

IL

, Outputs open

105

mA

I

CC1

Supply Current (Standby) TTL

E = V

IH

7

mA

I

CC2

Supply Current (Standby) CMOS

E

V

CC

– 0.2V

4

mA

V

IL

Input Low Voltage

–0.3

0.8

V

V

IH

Input High Voltage

2.2

V

CC

+ 0.3

V

V

OL

Output Low Voltage

I

OL

= 2.1mA

0.4

V

V

OH

Output High Voltage

I

OH

= –1mA

2.4

V

Symbol

Parameter

Min

Typ

Max

Unit

V

PFD

Power-fail Deselect Voltage

M48Z128

4.5

4.6

4.75

V

M48Z128Y

4.2

4.3

4.5

V

V

SO

Battery Back-up Switchover Voltage

3

V

t

DR

(2)

Data Retention Time

10

YEARS

background image

M48Z128, M48Z128Y

6/17

Table 8. Power Down/Up AC Characteristics

(T

A

= 0 to 70

°

C)

Note: 1. V

PFD

(max) to V

PFD

(min) fall time of less than t

F

may result in deselection/write protection not occurring until 200

µ

s after V

CC

pass-

es V

PFD

(min).

2. V

PFD

(min) to V

SO

fall time of less than t

FB

may cause corruption of RAM data.

Symbol

Parameter

Min

Max

Unit

t

F

(1)

V

PFD

(max) to V

PFD

(min) V

CC

Fall Time

300

µ

s

t

FB

(2)

V

PFD

(min) to V

SO

V

CC

Fall Time

10

µ

s

t

WP

Write Protect Time from V

CC

= V

PFD

40

150

µ

s

t

R

V

SO

to V

PFD

(max) V

CC

Rise Time

0

µ

s

t

ER

E Recovery Time

40

120

ms

Figure 6. Power Down/Up Mode AC Waveforms

AI01031

VCC

E

(PER CONTROL INPUT)

OUTPUTS

DON’T CARE

HIGH-Z

tF

tFB

tR

tWP

tDR

VALID

VALID

(PER CONTROL INPUT)

RECOGNIZED

RECOGNIZED

VPFD (max)

VPFD (min)

VSO

tER

background image

7/17

M48Z128, M48Z128Y

Figure 7. Address Controlled, Read Mode AC Waveforms

Note:

Chip Enable (E) and Output Enable (G) = Low, Write Enable (W) = High.

AI01078

tAVAV

tAVQV

tAXQX

A0-A16

DQ0-DQ7

VALID

DATA VALID

Table 9. Read Mode AC Characteristics

(T

A

= 0 to 70

°

C; V

CC

= 4.75V to 5.5V or 4.5V to 5.5V)

Note: 1. C

L

= 100pF.

2. C

L

= 5pF.

Symbol

Parameter

M48Z128/M48Z128Y

Unit

-70

-85

-120

Min

Max

Min

Max

Min

Max

t

AVAV

Read Cycle Time

70

85

120

ns

t

AVQV

(1)

Address Valid to Output Valid

70

85

120

ns

t

ELQV

(1)

Chip Enable Low to Output Valid

70

85

120

ns

t

GLQV

(1)

Output Enable Low to Output Valid

35

45

60

ns

t

ELQX

(2)

Chip Enable Low to Output Transition

5

5

5

ns

t

GLQX

(2)

Output Enable Low to Output Transition

3

3

3

ns

t

EHQZ

(2)

Chip Enable High to Output Hi-Z

30

35

45

ns

t

GHQZ

(2)

Output Enable High to Output Hi-Z

20

25

35

ns

t

AXQX

(1)

Address Transition to Output Transition

5

5

10

ns

background image

M48Z128, M48Z128Y

8/17

Figure 8. Chip Enable or Output Enable Controlled, Read Mode AC Waveforms

Note: Write Enable (W) = High.

AI01197

tAVAV

tAVQV

tAXQX

tELQV

tELQX

tEHQZ

tGLQV

tGLQX

tGHQZ

DATA OUT

A0-A16

E

G

DQ0-DQ7

VALID

WRITE MODE

The M48Z128/128Y is in the Write Mode whenev-

er W and E are active. The start of a write is refer-

enced from the latter occurring falling edge of W or

E. A write is terminated by the earlier rising edge

of W or E.

The addresses must be held valid throughout the

cycle. E or W must return high for minimum of t

E-

HAX

from E or t

WHAX

from W prior to the initiation

of another read or write cycle. Data-in must be val-

id t

DVWH

prior to the end of write and remain valid

for t

WHDX

or t

EHDX

afterward. G should be kept

high during write cycles to avoid bus contention;

although, if the output bus has been activated by a

low on E and G, a low on W will disable the outputs

t

WLQZ

after W falls.

DATA RETENTION MODE

With valid V

CC

applied, the M48Z128/128Y oper-

ates as a conventional BYTEWIDE

TM

static RAM.

Should the supply voltage decay, the RAM will au-

tomatically power-fail deselect, write protecting it-

self t

WP

after V

CC

falls below V

PFD

. All outputs

become high impedance, and all inputs are treated

as ”don’t care.”

If power fail detection occurs during a valid ac-

cess, the memory cycle continues to completion. If

the memory cycle fails to terminate within the time

t

WP

, write protection takes place. When V

CC

drops

below V

SO

, the control circuit switches power to

the internal energy source which preserves data.

The internal coin cell will maintain data in the

M48Z128/128Y after the initial application of V

CC

for an accumulated period of at least 10 years

when V

CC

is less than V

SO

. As system power re-

turns and V

CC

rises above V

SO

, the battery is dis-

connected, and the power supply is switched to

external V

CC

. Write protection continues for t

ER

af-

ter V

CC

reaches V

PFD

to allow for processor stabi-

lization. After t

ER

, normal RAM operation can

resume.

For more information on Battery Storage Life refer

to the Application Note AN1012.

background image

9/17

M48Z128, M48Z128Y

POWER SUPPLY DECOUPLING

and UNDERSHOOT PROTECTION

I

CC

transients, including those produced by output

switching, can produce voltage fluctuations, re-

sulting in spikes on the V

CC

bus. These transients

can be reduced if capacitors are used to store en-

ergy, which stabilizes the V

CC

bus. The energy

stored in the bypass capacitors will be released as

low going spikes are generated or energy will be

absorbed when overshoots occur. A ceramic by-

pass capacitor value of 0.1

µ

F (as shown in Figure

9) is recommended in order to provide the needed

filtering.

In addition to transients that are caused by normal

SRAM operation, power cycling can generate neg-

ative voltage spikes on V

CC

that drive it to values

below V

SS

by as much as one Volt. These nega-

tive spikes can cause data corruption in the SRAM

while in battery backup mode. To protect from

these voltage spikes, it is recommended to con-

nect a schottky diode from V

CC

to V

SS

(cathode

connected to V

CC

, anode to V

SS

). Schottky diode

1N5817 is recommended for through hole and

MBRS120T3 is recommended for surface mount.

Figure 9. Supply Voltage Protection

AI02169

VCC

0.1

µ

F

DEVICE

VCC

VSS

Table 10. Write Mode AC Characteristics

(T

A

= 0 to 70

°

C; V

CC

= 4.75V to 5.5V or 4.5V to 5.5V)

Note: 1. C

L

= 5pF.

2. If E goes low simultaneously with W going low after W going low, the outputs remain in the high impedance state.

Symbol

Parameter

M48Z128/M48Z128Y

Unit

-70

-85

-120

Min

Max

Min

Max

Min

Max

t

AVAV

Write Cycle Time

70

85

120

ns

t

AVWL

Address Valid to Write Enable Low

0

0

0

ns

t

AVEL

Address Valid to Chip Enable Low

0

0

0

ns

t

WLWH

Write Enable Pulse Width

55

65

85

ns

t

ELEH

Chip Enable Low to Chip Enable High

55

75

100

ns

t

WHAX

Write Enable High to Address Transition

5

5

5

ns

t

EHAX

Chip Enable High to Address Transition

15

15

15

ns

t

DVWH

Input Valid to Write Enable High

30

35

45

ns

t

DVEH

Input Valid to Chip Enable High

30

35

45

ns

t

WHDX

Write Enable High to Input Transition

0

0

0

ns

t

EHDX

Chip Enable High to Input Transition

10

10

10

ns

t

WLQZ

(1, 2)

Write Enable Low to Output Hi-Z

25

30

40

ns

t

AVWH

Address Valid to Write Enable High

65

75

100

ns

t

AVEH

Address Valid to Chip Enable High

65

75

100

ns

t

WHQX

(1, 2)

Write Enable High to Output Transition

5

5

5

ns

background image

M48Z128, M48Z128Y

10/17

Figure 10. Write Enable Controlled, Write AC Waveforms

Note: Output Enable (G) = High.

Figure 11. Chip Enable Controlled, Write AC Waveforms

Note: Output Enable (G) = High.

 

AI01198

tAVAV

tWHAX

tDVWH

DATA INPUT

A0-A16

E

W

DQ0-DQ7

VALID

tAVWH

tAVEL

tWLWH

tAVWL

tWLQZ

tWHDX

tWHQX

 

AI01199

tAVAV

tEHAX

tDVEH

A0-A16

E

W

DQ0-DQ7

VALID

tAVEH

tAVEL

tAVWL

tELEH

tEHDX

DATA INPUT

background image

11/17

M48Z128, M48Z128Y

Table 11. Ordering Information Scheme

Note: 1. The SOIC package (SOH28) requires the battery package (SNAPHAT ) which is ordered separately under the part number

”M4Zxx-BR00SH1” in plastic tube or ”M4Zxx-BR00SH1TR” in Tape & Reel form.

Caution: Do not place the SNAPHAT battery package ”M4Zxx-BR00SH1” in conductive foam since this will drain the lithium button-cell

battery.

For a list of available options (Speed, Package, etc...) or for further information on any aspect of this de-

vice, please contact the STMicroelectronics Sales Office nearest to you.

Example:

M48Z128Y

-70 CS

1

Device Type

M48Z

Supp ly Voltage and Write Protect Voltage

128 = V

CC

= 4.75V to 5.5V; V

PFD

= 4.5V to 4.75V

128Y = V

CC

= 4.5V to 5.5V; V

PFD

= 4.2V to 4.5V

Speed

-70 = 70ns

-85 = 85ns

-120 = 120ns

Package

PM = PMDIP32

CS

(1)

= Surface Mount Chip Set solution M40Z300 (SOH28) + M68Z128 (TSOP32)

Temperature Range

1 = 0 to 70

°

C

Table 12. Revision History

Date

Revision Details

May 1999

First Issue

04/13/00

Document Layout changed

Surface Mount Chip Set solution added

06/20/00

t

GLQX

changed (Table 9)

background image

M48Z128, M48Z128Y

12/17

Table 13. PMDIP32 - 32 pin Plastic Module DIP, Package Mechanical Data

Symbol

mm

inches

Typ

Min

Max

Typ

Min

Max

A

9.27

9.52

0.365

0.375

A1

0.38

0.015

B

0.43

0.59

0.017

0.023

C

0.20

0.33

0.008

0.013

D

42.42

43.18

1.670

1.700

E

18.03

18.80

0.710

0.740

e1

2.29

2.79

0.090

0.110

e3

34.29

41.91

1.350

1.650

eA

14.99

16.00

0.590

0.630

L

3.05

3.81

0.120

0.150

S

1.91

2.79

0.075

0.110

N

32

32

Figure 12. PMDIP32 - 32 pin Plastic Module DIP, Package Outline

Drawing is not to scale.

PMDIP

A1

A

L

B

e1

D

E

N

1

eA

e3

S

C

background image

13/17

M48Z128, M48Z128Y

Table 14. SOH28 - 28 lead Plastic Small Outline, battery SNAPHAT, Package Mechanical Data

Symbol

mm

inches

Typ

Min

Max

Typ

Min

Max

A

3.05

0.120

A1

0.05

0.36

0.002

0.014

A2

2.34

2.69

0.092

0.106

B

0.36

0.51

0.014

0.020

C

0.15

0.32

0.006

0.012

D

17.71

18.49

0.697

0.728

E

8.23

8.89

0.324

0.350

e

1.27

0.050

eB

3.20

3.61

0.126

0.142

H

11.51

12.70

0.453

0.500

L

0.41

1.27

0.016

0.050

α

0

°

8

°

0

°

8

°

N

28

28

CP

0.10

0.004

Figure 13. SOH28 - 28 lead Plastic Small Outline, battery SNAPHAT, Package Outline

Drawing is not to scale.

SOH-A

E

N

D

C

L

A1

α

1

H

A

CP

B

e

A2

eB

background image

M48Z128, M48Z128Y

14/17

Table 15. M4Z28-BR00SH SNAPHAT Housing for 48 mAh Battery, Package Mechanical Data

Symbol

mm

inches

Typ

Min

Max

Typ

Min

Max

A

9.78

0.385

A1

6.73

7.24

0.265

0.285

A2

6.48

6.99

0.255

0.275

A3

0.38

0.015

B

0.46

0.56

0.018

0.022

D

21.21

21.84

0.835

0.860

E

14.22

14.99

0.560

0.590

eA

15.55

15.95

0.612

0.628

eB

3.20

3.61

0.126

0.142

L

2.03

2.29

0.080

0.090

Figure 14. M4Z28-BR00SH SNAPHAT Housing for 48 mAh Battery, Package Outline

Drawing is not to scale.

SHZP-A

A1

A

D

E

eA

eB

A2

B

L

A3

background image

15/17

M48Z128, M48Z128Y

Table 16. M4Z32-BR00SH SNAPHAT Housing for 120 mAh Battery, Package Mechanical Data

Symbol

mm

inches

Typ

Min

Max

Typ

Min

Max

A

10.54

0.415

A1

8.00

8.51

0.315

0.335

A2

7.24

8.00

0.285

0.315

A3

0.38

0.015

B

0.46

0.56

0.018

0.022

D

21.21

21.84

0.835

0.860

E

17.27

18.03

0.680

0.710

eA

15.55

15.95

0.612

0.628

eB

3.20

3.61

0.126

0.142

L

2.03

2.29

0.080

0.090

Figure 15. M4Z32-BR00SH SNAPHAT Housing for 120 mAh Battery, Package Outline

Drawing is not to scale.

SHZP-A

A1

A

D

E

eA

eB

A2

B

L

A3

background image

M48Z128, M48Z128Y

16/17

Figure 16. TSOP32 - 32 lead Plastic Thin Small Outline, 8 x 20 mm, Package Outline

Drawing is not to scale.

TSOP-a

D1

E

1

N

CP

B

e

A2

A

N/2

 

D

DIE

C

L

A1

α

Table 17. TSOP32 - 32 lead Plastic Thin Small Outline, 8 x 20 mm, Package Mechanical Data

Symbol

mm

inch

Typ

Min

Max

Typ

Min

Max

A

1.200

0.0472

A1

0.050

0.150

0.0020

0.0059

A2

0.950

1.050

0.0374

0.0413

B

0.150

0.270

0.0059

0.0106

C

0.100

0.210

0.0039

0.0083

D

19.800

20.200

0.7795

0.7953

D1

18.300

18.500

0.7205

0.7283

e

0.500

0.0197

E

7.900

8.100

0.3110

0.3189

L

0.500

0.700

0.0197

0.0276

α

0

°

5

°

0

°

5

°

CP

0.100

0.0039

N

32

32

background image

17/17

M48Z128, M48Z128Y

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences

of use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is granted

by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject

to change without notice. This publication supersedes and replaces all information previously supplied. STMi croelectronics products are not

authorized for use as critical components in lif e support devices or systems without express written approval of STMicroelectronics.

The ST logo is registered trademark of STMicroelectronics

® 

2000 STMicroelectronics - All Rights Reserved

All other names are the property of their respective owners.

STMicroelectronics GROUP OF COMPANIES

Australia - Brazil - China - Finland - France - Germany - Hong Kong - India - Italy - Japan - Malaysia - Malta - Morocco -

Singapore - Spain - Sweden - Switzerland - United Kingdom - U.S.A .

http://w ww.st.com