background image

1/9

ESDA6V1-5W6

TRANSIL

ARRAY

FOR ESD PROTECTION

®

DESCRIPTION

The ESDA6V1-5W6 is a 5-bit wide monolithic

suppressor

which

is

designed

to

protect

components connected to data and transmission

lines against ESD.

March 2000 - Ed: 1A

Where transient overvoltage protection in ESD

sensitive equipment is required, such as :

n

Computers

n

Printers

n

Communication systems

n

Cellular phone handsets and accessories

n

Other telephone sets

n

Set top boxes

APPLICATIONS

SOT323-6L

I/O1

I/O2

Gnd

I/O5

I/O3

I/O4

FUNCTIONAL DIAGRAM

Application Specific Di

scretes

A.S.D.

ä

BENEFITS

n

High integration

n

Suitable for high density boards

- IEC 61000-4-2: level 4

15 kV

(air discharge)

8 kV

(contact discharge)

- MIL STD 883C-Method 3015-6: class3

(human body model)

COMPLIES WITH THE FOLLOWING STANDARDS:

n

5 UNIDIRECTIONAL TRANSIL

FUNCTIONS

n

BREAKDOWN VOLTAGE: VBR = 6.1V min

n

LOW LEAKAGE CURRENT: I

R

max < 1

µ

A

n

VERY SMALL SIZE FOR PCB SPACE SAVING:

4.2mm

2

TYPICALLY

FEATURES

ESD response to IEC61000-4-2

(air discharge 16kV, positive surge)

background image

ESDA6V1-5W6

2/9

Symbol

Test conditions

Value

Unit

V

PP

ESD discharge - MIL STD 883C - Method 3015-6

IEC 61000-4-2 air discharge

IEC 61000-4-2 contact discharge

25

20

15

kV

P

PP

Peak pulse power (8/20

µ

s)

100

W

T

j

Junction temperature

150

°C

T

stg

Storage temperature range

-55 to +150

°C

T

L

Lead solder temperature (10 seconds duration)

260

°

C

T

op

Operating temperature range (note 1)

-40 to +125

°C

Note 1: The evolution of the operating parameters versus temperature is given by curves and

α

T parameter.

ABSOLUTE MAXIMUM RATINGS (T

amb

= 25°C)

V

cl

V

BR

V

RM

Slope = 1/Rd

V

F

I

F

I

RM

I

PP

I

V

Type

V

BR

@ I

R

I

RM

@ V

RM

Rd

α

T

C

V

F

@ I

F

min.

max

.

max.

typ.

max.

typ.

max

note 2

note 3

0V bias

V

V

mA

µ

A

V

m

10

-4

/°C

pF

V

mA

ESDA6V1-5W6

6.1

7.2

1

1

3

610

6

50

1.25

200

Note 2 : Square pulse, Ipp = 15A, tp=2.5

µ

s.

Note 3:

VBR =

α

T * (Tamb - 25°C) * VBR (25°C)

Symbol

Parameter

V

RM

Stand-off voltage

V

BR

Breakdown voltage

V

CL

Clamping voltage

I

RM

Leakage current

I

PP

Peak pulse current

α

T

Voltage temperature coefficient

C

Capacitance

Rd

Dynamic impedance

V

F

Forward voltage drop

ELECTRICAL CHARACTERISTICS (T

amb

= 25°C)

background image

ESDA6V1-5W6

3/9

0

25

50

75

100

125

150

175

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1.0

1.1

Tj initial(°C)

Ppp[Tj initial]/Ppp[Tj initial=25°C]

Fig. 1: Peak power dissipation versus initial

junction temperature.

1

10

100

10

100

1000

tp(µs)

Ppp(W)

Fig. 2: Peak pulse power versus exponential

pulse duration (Tj initial = 25°C).

0

5

10

15

20

25

30

35

40

0.1

1.0

10.0

50.0

Vcl(V)

Ipp(A)

tp=2.5µs

Fig. 3: Clamping voltage versus peak pulse current

(Tj initial = 25°C) Rectangular waveform tp = 2.5

µ

s.

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

10

20

30

40

50

VR(V)

C(pF)

F=1MHz

Vosc=30mV

Fig. 4: Capacitance versus reverse applied voltage

(typical values).

25

50

75

100

125

1

10

50

Tj(°C)

IR[Tj] / IR[Tj=25°C]

Fig. 5: Relative variation of leakage current ver-

sus junction temperature (typical values).

0.6

0.7

0.8

0.9

1.0

1.1

1.2

1.3

1.4

1.5

1.6

1E-3

1E-2

1E-1

1E+0

VFM(V)

IFM(A)

Tj=25°C

Fig. 6: Peak forward voltage drop versus peak

forward current (typical values).

background image

4/9

ESDA6V1-5W6

IC

 t

o

 be pr

ot

ect

e

d

C

onnect

o

r

Implementation of ESDA6V1-5W6 in a typical application

APPLICATION EXAMPLE

TECHNICAL INFORMATION

The ESDA6V1-5W6 is particularly optimized to perform ESD protection. ESD protection is achieved by

clamping the unwanted overvoltage. The clamping voltage is given by the following formula :

V

V

R I

cl

br

d

pp

=

+

As shown in figure A1, the ESD strikes are clamped by the transient voltage suppressor.

ESD PROTECTION

ESD Surge

Voutput

Rload

Rg

Rd

Vbr

Vg

Device

to be

protected

ESDA6V1-5W6

Fig. A1: ESD clamping behavior

background image

ESDA6V1-5W6

5/9

To have a good approximation of the remaining voltages at both Vi/o side, we provide the typical dynamical

resistance value Rd. By taking into account the following hypothesis :

Rg > Rd and Rload > Rd

we have:

Vin

V

R

V

R

br

d

g

g

=

+

×

The results of the calculation done for Vg = 8 kV, Rg = 330

(IEC 61000-4-2 standard), Vbr = 6.4 V (typ.)

and Rd = 0.61

(typ.) give:

Vouput = 21.2 V

This confirms the very low remaining voltage across the device to be protected. It is also important to note

that in this approximation the parasitic inductance effect was not taken into account. This could be a few

tenths of volts during a few ns at the Vi/o side.

TEST BOARD

ESD

SURGE

16kV

Air

Discharge

Vi/o

E62

Fig. A2: Measurement conditions:

background image

ESDA6V1-5W6

6/9

The measurements done here after show very clearly (Fig. A3) the high efficiency of the ESD protection:

the clamping voltage Vout becomes very close to Vbr (positive way, Fig. A3a) and -Vf (negative way, Fig.

A3b).

Fig. A3: Remaining voltage during ESD surge

a: Vi/o during positive surge

b: Vi/o during negative surge

One can note that the ESDA6V1-5W6 is not only acting for positive ESD surges but also for negative ones.

For these kind of disturbances it clamps close to ground voltage as shown in Fig. A3b.

CROSSTALK BEHAVIOR

Line 1

Line 2

V

G1

V

G2

R

G1

R

G2

DRIVERS

R

L1

R

L2

RECEIVERS

α

β

1

G1

12

G2

V +

V

α

β

2

G2

21

G1

V +

V

Fig. A4: Crosstalk phenomenon

background image

ESDA6V1-5W6

7/9

The crosstalk phenomena are due to the coupling between 2 lines. The coupling factor (

β

12

or

β

21

)

increases when the gap across lines decreases, particularly in silicon dice. In the example above the

expected signal on load R

L2

is

α

2

V

G1

. In fact the real voltage at this point has got an extra value

β

21

V

G1

.

This part of the V

G1

signal represents the effect of the crosstalk phenomenon of the line 1 on the line 2. This

phenomenon has to be taken into account when the drivers impose fast digital data or high frequency

analog signals in the disturbing line. The perturbed line will be more affected if it works with low voltage

signal or high load impedance (few k

).

TEST BOARD

E62

Vg

50

Port1

50

Port2

Fig. A5: Analog crosstalk measurements

1

10

100

1,000

-100

-80

-60

-40

-20

0

frequency (MHz)

Analog crosstalk (dB)

Fig. A6: Typical analog crosstalk measurements

Figure A5 gives the measurement circuit for the analog crosstalk application. In figure A6, the curve shows

the effect of the cell I/O5 on the cell I/O3. In usual frequency range of analog signals (up to 100MHz) the

effect on disturbed line is less than -40dB.

background image

ESDA6V1-5W6

8/9

+5V

+5V

74HC04

+5V

Square

Pulse

Generator

74HC04

Line1

Line 2

V

G1

ESDA6V1

-5W6

β

21

G1

V

Fig. A7: Digital crosstalk measurements configuration

Fig. A8: Digital crosstalk measurements configuration

Figure A7 shows the measurement circuit used to quantify the crosstalk effect in a classical digital

application.

Figure A8 shows that in such a condition, i.e signal from 0 to 5V and rise time of a few ns, the impact on the

disturbed line is less than 50 mV peak to peak. No data disturbance was noted on the concerned line. The

measurements performed with falling edges give an impact within the same range.

ESDA       6V1  -    5

W6

ESD ARRAY

SOT323-6L

5 lines protected

V

min

BR

ORDER CODE

background image

ESDA6V1-5W6

9/9

Type

Marking

Package

Weight

Base Qty

Delivery mode

ESDA6V1-5W6

E62

SOT323-6L

5.4 mg

3000

Tape & Reel

MARKING

PACKAGE MECHANICAL DATA

SOT323-6L

0.3mm

1mm

1mm

0.35mm

2.9mm

FOOT PRINT

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences of

use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is granted by

implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject to

change without notice. This publication supersedes and replaces all information previously supplied.

STMicroelectronics products are not authorized for use as critical components in life support devices or systems without express written ap-

proval of STMicroelectronics.

The ST logo is a registered trademark of STMicroelectronics

© 2000 STMicroelectronics - Printed in Italy - All rights reserved.

STMicroelectronics GROUP OF COMPANIES

Australia - Brazil - China - Finland - France - Germany - Hong Kong - India - Italy - Japan - Malaysia

Malta - Morocco - Singapore - Spain - Sweden - Switzerland - United Kingdom - U.S.A.

http://www.st.com

A2

A

A1

E

b

H

D

e

e

Q

c

REF.

DIMENSIONS

Millimeters

Inches

Min.

Max.

Min.

Max.

A

0.8

1.1

0.031

0.043

A1

0

0.1

0

0.004

A2

0.8

1

0.031

0.039

b

0.15

0.3

0.006

0.012

c

0.1

0.18

0.004

0.007

D

1.8

2.2

0.071

0.086

E

1.15

1.35

0.045

0.053

e

0.65 Typ.

0.025 Typ.

H

1.8

2.4

0.071

0.094

Q

0.1

0.4

0.004

0.016