background image

3 Volt Intel

®

Advanced+ Boot Block

Flash Memory (C3) Stacked-Chip Scale

Package Family

Datasheet

Product Features

The 3 Volt Intel

®

Advanced+ Boot Block Flash Memory (C3) Stacked-Chip Scale Package

(Stacked-CSP) device delivers a feature-rich solution for low-power applications. The C3

Stacked-CSP memory device incorporates flash memory and static RAM in one package with

low voltage capability to achieve the smallest system memory solution form-factor together with

high-speed, low-power operations. The C3 Stacked-CSP memory device offers a protection

register and flexible block locking to enable next generation security capability. Combined with

the Intel

®

Flash Data Integrator (Intel

®

FDI) software, the C3 Stacked-CSP memory device

provides a cost-effective, flexible, code plus data storage solution.

Flash Memory Plus SRAM

— Reduces Memory Board Space

Required, Simplifying PCB Design

Complexity

Stacked-Chip Scale Package (Stacked-

CSP) Technology

— Smallest Memory Subsystem Footprint

— Area : 8 x 10 mm for 16Mbit (0.13 µm)

Flash + 2Mbit or 4Mbit SRAM

— Area : 8 x 12 mm for 32Mbit (0.13 µm)

Flash + 4Mbit or 8Mbit SRAM

— Height : 1.20 mm for 16Mbit (0.13 µm)

Flash + 2Mbit or 4Mbit SRAM and

32Mbit (0.13um) Flash + 8Mbit SRAM

— Height : 1.40 mm for 32Mbit (0.13 µm)

Flash + 4Mbit SRAM

— This Family also includes 0.25 µm and

0.18 µm technologies

Advanced SRAM Technology

— 70 ns Access Time

— Low Power Operation

— Low Voltage Data Retention Mode

Intel

®

Flash Data Integrator (FDI)

Software

— Real-Time Data Storage and Code

Execution in the Same Memory Device

— Full Flash File Manager Capability

Advanced+ Boot Block Flash Memory

— 70 ns Access Time at 2.7 V

— Instant, Individual Block Locking

— 128 bit Protection Register

— 12 V Production Programming

— Ultra Fast Program and Erase Suspend

— Extended Temperature –25 °C to +85 °C

Blocking Architecture

— Block Sizes for Code + Data Storage

— 4-Kword Parameter Blocks (for data)

— 64-Kbyte Main Blocks (for code)

— 100,000 Erase Cycles per Block

Low Power Operation

— Async Read Current: 9 mA (Flash)

— Standby Current: 7 µA (Flash)

— Automatic Power Saving Mode

Flash Technologies

— 0.25 µm ETOX™ VI, 0.18 µm ETOX™

VII and 0.13 µm ETOX™ VIII Flash

Technologies

— 28F160xC3, 28F320xC3

252636-001

February, 2003

Notice: This document contains information on new products in production. The specifications

are subject to change without notice. Verify with your local Intel sales office that you have the lat-

est datasheet before finalizing a design.

background image

2

Datasheet

INFORMATION IN THIS DOCUMENT IS PROVIDED IN CONNECTION WITH INTEL® PRODUCTS. NO LICENSE, EXPRESS OR IMPLIED, BY

ESTOPPEL OR OTHERWISE, TO ANY INTELLECTUAL PROPERTY RIGHTS IS GRANTED BY THIS DOCUMENT. EXCEPT AS PROVIDED IN

INTEL'S TERMS AND CONDITIONS OF SALE FOR SUCH PRODUCTS, INTEL ASSUMES NO LIABILITY WHATSOEVER, AND INTEL DISCLAIMS

ANY EXPRESS OR IMPLIED WARRANTY, RELATING TO SALE AND/OR USE OF INTEL PRODUCTS INCLUDING LIABILITY OR WARRANTIES

RELATING TO FITNESS FOR A PARTICULAR PURPOSE, MERCHANTABILITY, OR INFRINGEMENT OF ANY PATENT, COPYRIGHT OR OTHER

INTELLECTUAL PROPERTY RIGHT. Intel products are not intended for use in medical, life saving, or life sustaining applications.

Intel may make changes to specifications and product descriptions at any time, without notice.

The 3 Volt Intel® Advanced+ Boot Block Flash Memory Stacked-CSP Family may contain design defects or errors known as errata which may cause

the product to deviate from published specifications. Current characterized errata are available on request.

MPEG is an international standard for video compression/decompression promoted by ISO. Implementations of MPEG CODECs, or MPEG enabled

platforms may require licenses from various entities, including Intel Corporation.

Contact your local Intel sales office or your distributor to obtain the latest specifications and before placing your product order.

Copies of documents which have an ordering number and are referenced in this document, or other Intel literature may be obtained by calling 1-800-

548-4725 or by visiting Intel's website at http://www.intel.com. Additional information on this product family can be obtained by accessing the Intel®

Flash website: http://www.intel.com/design/flash.

Copyright © 2003 Intel Corporation.

*Other names and brands may be claimed as the property of others.

background image

Datasheet

3

Contents

Contents

1.0

Introduction.................................................................................................................................... 7

1.1

Document Conventions ........................................................................................................ 7

1.2

Product Overview .................................................................................................................7

1.3

Package Ballout .................................................................................................................... 8

1.4

Signal Definitions ..................................................................................................................9

2.0

Principles of Operation ...............................................................................................................11

2.1

Bus Operation ..................................................................................................................... 11

2.1.1

Read ......................................................................................................................11

2.1.2

Output Disable ....................................................................................................... 12

2.1.3

Standby.................................................................................................................. 12

2.1.4

Flash Reset............................................................................................................ 13

2.1.5

Write ...................................................................................................................... 13

3.0

Flash Memory Modes of Operation............................................................................................ 13

3.1

Read Array (FFh) ................................................................................................................13

3.2

Read Identifier (90h) ........................................................................................................... 13

3.3

Read Status Register (70h) ................................................................................................ 14

3.3.1

Clear Status Register (50h) ................................................................................... 14

3.4

CFI Query (98h) .................................................................................................................. 15

3.5

Word Program (40h/10h) .................................................................................................... 15

3.5.1

Suspending and Resuming Program (B0h/D0h).................................................... 15

3.6

Block Erase (20h) ...............................................................................................................16

3.6.1

Suspending and Resuming Erase (B0h/D0h) ........................................................ 16

3.7

Block Locking...................................................................................................................... 18

3.7.1

Block Locking Operation Summary........................................................................ 19

3.7.2

Locked State .......................................................................................................... 19

3.7.3

Unlocked State ...................................................................................................... 19

3.7.4

Lock-Down State ................................................................................................... 19

3.7.5

Reading a Block’s Lock Status .............................................................................. 20

3.7.6

Locking Operation during Erase Suspend ............................................................. 20

3.7.7

Status Register Error Checking ............................................................................. 20

3.8

128 Bit Protection Register ................................................................................................. 21

3.8.1

Reading the Protection Register ............................................................................ 21

3.8.2

Programming the Protection Register (C0h)..........................................................21

3.8.3

Locking the Protection Register ............................................................................. 22

4.0

Power and Reset Considerations .............................................................................................. 23

4.1

Power-Up/Down Characteristics ......................................................................................... 23

4.2

Additional Flash Features ................................................................................................... 23

4.2.1

Improved 12 Volt Production Programming ...........................................................23

4.2.2

F-VPP < VPPLK for Complete Protection.............................................................. 23

5.0

Electrical Specifications ............................................................................................................. 24

5.1

Absolute Maximum Ratings ................................................................................................ 24

5.2

Operating Conditions .......................................................................................................... 25

5.3

Capacitance ........................................................................................................................ 25

background image

Contents

4

Datasheet

5.4

DC Characteristics.............................................................................................................. 26

5.5

Flash AC Characteristics. ................................................................................................... 29

5.6

Flash AC Characteristics—Write Operations...................................................................... 31

5.7

Flash Erase and Program Timings(1)................................................................................. 31

5.8

Flash Reset Operations ...................................................................................................... 34

5.9

SRAM AC Characteristics—Read Operations.................................................................... 35

5.10

SRAM AC Characteristics—Write Operations .................................................................... 37

5.11

SRAM Data Retention Characteristics—Extended Temperature ....................................... 39

6.0

Migration Guide Information ...................................................................................................... 40

7.0

System Design Considerations.................................................................................................. 41

7.1

Background......................................................................................................................... 41

7.1.1

Flash + SRAM Footprint Integration ...................................................................... 41

7.1.2

Advanced+ Boot Block Flash Memory Features ................................................... 41

7.2

Flash Control Considerations ............................................................................................. 41

7.2.1

F-RP# Connected to System Reset....................................................................... 42

7.2.2

F-VCC, F-VPP and F-RP# Transition .................................................................... 42

7.3

Noise Reduction ................................................................................................................. 43

7.4

Simultaneous Operation ..................................................................................................... 44

7.4.1

SRAM Operation during Flash “Busy” ................................................................... 45

7.4.2

Simultaneous Bus Operations ............................................................................... 45

7.5

Printed Circuit Board Notes ................................................................................................ 45

7.6

System Design Notes Summary......................................................................................... 45

Appendix A Program/Erase Flowcharts ............................................................................................. 46

Appendix B CFI Query Structure ........................................................................................................ 52

Appendix C Word-Wide Memory Map Diagrams ............................................................................... 59

Appendix D Device ID Table ................................................................................................................ 62

Appendix E Protection Register Addressing..................................................................................... 63

Appendix F Mechanical and Shipping Media Details........................................................................ 64

Appendix G Additional Information .................................................................................................... 68

Appendix H Ordering Information....................................................................................................... 69

background image

Datasheet

5

Contents

Revision History

Date of

Revision

Version

Description

02/11/03

-001

Initial release, Stacked-Chip Scale Package

background image

Contents

6

Datasheet

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

7

1.0

Introduction

This document contains the specifications for the 3 Volt Intel

®

Advanced+ Boot Block Flash

Memory (C3) Stacked-Chip Scale Package (Stacked-CSP) device. Stacked memory solutions are

offered in the following combinations: 32-Mbit flash + 8-Mbit SRAM, 32-Mbit flash + 4-Mbit

SRAM, 16-Mbit flash + 4-Mbit SRAM, or 16-Mbit flash memory + 2-Mbit SRAM.

1.1

Document Conventions

Throughout this document, the following conventions have been adopted.

Voltages: “2.7 V” refers to the full voltage range, 2.7 V–3.3V; 12 V refers to 11.4 V to 12.6 V

Main block(s): 32-Kword block

Parameter block(s): 4-Kword block

1.2

Product Overview

The C3 Stacked-CSP device combines flash and SRAM into a single package, and provides secure

low-voltage memory solutions for portable applications. This memory family combines two

memory technologies, flash memory and SRAM, in one package. The flash memory delivers

enhanced security features, a block locking capability that allows instant locking/unlocking of any

flash block with zero-latency, and a 128-bit protection register that enable unique device

identification, to meet the needs of next generation portable applications. Improved 12 V

production programming can be used to improve factory throughput.

The flash memory is asymmetrically-blocked to enable system integration of code and data storage

in a single device. Each flash block can be erased independently of the others up to 100,000 times.

The flash has eight 8-KB parameter blocks located at either the top (denoted by -T suffix) or the

bottom (-B suffix) of the address map in order to accommodate different microprocessor protocols

for kernel code location. The remaining flash memory is grouped into 32-Kword main blocks. Any

individual flash block can be locked or unlocked instantly to provide complete protection for code

or data (see

Section 5.7, “Flash Erase and Program Timings(1)” on page 31

for details).

The flash contains both a Command User Interface (CUI) and a Write State Machine (WSM). The

CUI serves as the interface between the microcontroller and the internal operation of the flash

memory. The internal WSM automatically executes the algorithms and timings necessary for

Table 1.

Block Organization (x16)

Memory Device

Kwords

32-Mbit Flash

2048

16-Mbit Flash

1024

2-Mbit SRAM

128

4-Mbit SRAM

256

8-Mbit SRAM

512

NOTE: All words are 16 bits each.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

8

Datasheet

program and erase operations, including verification, thereby unburdening the microprocessor or

microcontroller. The flash’s status register indicates the status of the WSM by signifying block

erase or word program completion and status.

Flash program and erase automation allows program and erase operations to be executed using an

industry-standard two-write command sequence to the CUI. Program operations are performed in

word increments. Erase operations erase all locations within a block simultaneously. Both program

and erase operations can be suspended by the system software in order to read from any other flash

block. In addition, data can be programmed to another flash block during an erase suspend.

The C3 Stacked-CSP memory device offers two low-power savings features: Automatic Power

Savings (APS) for flash memory and standby mode for flash and SRAM. The device automatically

enters APS mode following the completion of a read cycle from the flash memory. Standby mode

is initiated when the system deselects the device by driving F-CE# and S-CS1# or

S-CS2 inactive. Power savings features significantly reduce power consumption.

The flash memory can be reset by lowering F-RP# to GND. This provides CPU-memory reset

synchronization and additional protection against bus noise that may occur during system reset and

power-up/-down sequences.

1.3

Package Ballout

72-

NOTES:

1. Flash upgrade balls are shown up to A21 (64-Mbit flash) and A22 (128-Mbit flash). In all flash and SRAM

combinations, 66 balls are populated on lower density devices. (Upper address balls are not populated). Ball

location A10 is “NC” on 16/2 devices only.

Figure 1. 66-Ball Stacked Chip Scale Package

1

2

3

4

5

6

7

8

A

B

C

D

E

F

G

H

NC

A

20

A

11

A

15

A

14

A

13

A

12

A

16

A

8

A

10

A

9

DQ

15

S-WE#

F-WE# NC

A

21

DQ

13

DQ

6

S-V

SS

F-WP#

A

19

DQ

11

DQ

10

S-LB# S-UB# S-OE#

DQ

9

DQ

8

A

18

A

17

A

7

A

6

A

3

A

2

NC

NC

A

5

A

4

A

0

F-CE# F-V

SS

F-RP# A

22

DQ

12

S-CS

2

9

10

11

12

F-V

SS

NC

DQ

14

DQ

7

DQ

4

DQ

5

DQ

2

DQ

3

DQ

0

DQ

1

A

1

S-CS

1

#

F-OE# NC

NC

S-V

CC

F-V

CC

Top View, Balls Down

F-V

CCQ

F-V

PP

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

9

2. To maintain compatibility with all JEDEC Variation B options for this ball location C6, this C6 land pad should

be connected directly to the land pad for ball G4 (A17).

1.4

Signal Definitions

Table 2. defines the signal definitions shown in the previous ballout.

Table 2.

3 Volt Intel

®

Advanced+ Boot Block Stacked-CSP Ball Descriptions (Sheet 1 of 2)

Symbol

Type

Name and Function

A[20:0]

INPUT

ADDRESS INPUTS for memory addresses. Addresses are internally latched during a program or

erase cycle.

2-Mbit : A[16:0]

4-Mbit : A[18:0]

16-Mbit : A[19:0]

32-Mbit A[20:0]

DQ[15:0]

INPUT /

OUTPUT

DATA INPUTS/OUTPUTS: Inputs array data for SRAM write operations and on the second F-CE#

and F-WE# cycle during a flash program command. Inputs commands to the flash’s Command

User Interface when F-CE# and F-WE# are asserted. Data is internally latched. Outputs array,

configuration and status register data. The data balls float to tri-state when the chip is de-selected

or the outputs are disabled.

F-CE#

INPUT

FLASH CHIP ENABLE: Activates the flash internal control logic, input buffers, decoders and

sense amplifiers. F-CE# is active low. F-CE# high de-selects the flash memory device and reduces

power consumption to standby levels.

S-CS1#

INPUT

SRAM CHIP SELECT1: Activates the SRAM internal control logic, input buffers, decoders and

sense amplifiers. S-CS1# is active low. S-CS1# high de-selects the SRAM memory device and

reduces power consumption to standby levels.

S-CS2

INPUT

SRAM CHIP SELECT2: Activates the SRAM internal control logic, input buffers, decoders and

sense amplifiers. S-CS2 is active high. S-CS2 low de-selects the SRAM memory device and

reduces power consumption to standby levels.

F-OE#

INPUT

FLASH OUTPUT ENABLE: Enables flash’s outputs through the data buffers during a read

operation. F-OE# is active low.

S-OE#

INPUT

SRAM OUTPUT ENABLE: Enables SRAM’s outputs through the data buffers during a read

operation. S-OE# is active low.

F-WE#

INPUT

FLASH WRITE ENABLE: Controls writes to flash’s command register and memory array. F-WE#

is active low. Addresses and data are latched on the rising edge of the second F-WE# pulse.

S-WE#

INPUT

SRAM WRITE ENABLE: Controls writes to the SRAM memory array. S-WE# is active low.

S-UB#

INPUT

SRAM UPPER BYTE ENABLE: Enables the upper byte for SRAM (DQ

8

–DQ

15

).

S-UB# is active low.

S-LB#

INPUT

SRAM LOWER BYTE ENABLE: Enables the lower byte for SRAM (DQ

0

–DQ

7

).

S-LB# is active low.

F-RP#

INPUT

FLASH RESET/DEEP POWER-DOWN: Uses two voltage levels (V

IL

, V

IH

) to control reset/deep

power-down mode.

When F-RP# is at logic low, the device is in reset/deep power-down mode, which drives the

outputs to High-Z, resets the Write State Machine, and minimizes current levels (I

CCD

).

When F-RP# is at logic high, the device is in standard operation. When F-RP# transitions from

logic-low to logic-high, the device resets all blocks to locked and defaults to the read array mode.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

10

Datasheet

F-WP#

INPUT

FLASH WRITE PROTECT: Controls the lock-down function of the flexible Locking feature.

When F-WP# is a logic low, the lock-down mechanism is enabled and blocks marked lock-

down cannot be unlocked through software.

When F-WP# is logic high, the lock-down mechanism is disabled and blocks previously

locked-down are now locked and can be unlocked and locked through software. After F-WP# goes

low, any blocks previously marked lock-down revert to that state.

See

Section 7.0, “System Design Considerations” on page 41

for details on block locking.

F-VCC

SUPPLY

FLASH POWER SUPPLY: [2.7 V–3.3 V] Supplies power for device core operations.

F-VCCQ

SUPPLY

FLASH I/O POWER SUPPLY: [2.7 V–3.3 V] Supplies power for device I/O operations.

S-VCC

SUPPLY

SRAM POWER SUPPLY: [2.7 V–3.3 V] Supplies power for device operations.

See

Section 7.2.2, “F-VCC, F-VPP and F-RP# Transition” on page 42

for details of power

connections.

F-VPP

INPUT /

SUPPLY

FLASH PROGRAM/ERASE POWER SUPPLY: [1.65 V–3.3 V or 11.4 V–12.6 V] Operates as an

input at logic levels to control complete flash protection. Supplies power for accelerated flash

program and erase operations in 12 V

±

5% range. This ball cannot be left floating.

Lower F-V

PP

V

PPLK

, to protect all contents against Program and Erase commands.

Set F-V

PP

= F-V

CC

for in-system read, program and erase operations. In this configuration,

F-V

PP

can drop as low as 1.65 V to allow for resistor or diode drop from the system supply. Note

that if F-V

PP

is driven by a logic signal, V

IH =

1.65 V. That is, F-V

PP

must remain above 1.65 V to

perform in-system flash modifications.

Raise F-V

PP

to 12 V

±

5% for faster program and erase in a production environment. Applying

12 V

±

5% to F-V

PP

can only be done for a maximum of 1000 cycles on the main blocks and 2500

cycles on the parameter blocks. F-V

PP

may be connected to 12 V for a total of 80 hours maximum.

F-VSS

SUPPLY

FLASH GROUND: For all internal circuitry. All ground inputs must be connected.

S-VSS

SUPPLY

SRAM GROUND: For all internal circuitry. All ground inputs must be connected.

NC

NOT CONNECTED: Internally disconnected within the device.

Table 2.

3 Volt Intel

®

Advanced+ Boot Block Stacked-CSP Ball Descriptions (Sheet 2 of 2)

Symbol

Type

Name and Function

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

11

2.0

Principles of Operation

The flash memory utilizes a CUI and automated algorithms to simplify program and erase

operations. The WSM automates program and erase operations by handling data and address

latches, WE#, and system status requests.

.

2.1

Bus Operation

All bus cycles to or from the Stacked-CSP conform to standard microcontroller bus cycles. Four

control signals dictate the data flow in and out of the flash component: F-CE#, F-OE#, F-WE# and

F-RP#. Four separate control signals handle the data flow in and out of the SRAM component:

S-CS1#, S-CS2, S-OE#, and S-WE#. These bus operations are summarized in

Table 2

and

Table 3

.

2.1.1

Read

The flash memory has four read modes: read array, read identifier, read status and CFI query. These

flash memory read modes are not dependent on the F-V

PP

voltage. Upon initial device power-up or

after exit from reset, the flash device automatically defaults to read array mode. F-CE# and F-OE#

must be asserted to obtain data from the flash component.

The SRAM has one read mode available. S-CS1#, S-CS2, and S-OE# must be asserted to obtain

data from the SRAM device. See

Table 3, “3 Volt Intel Advanced+ Boot Block Flash Memory

Stacked-CSP Bus Operations” on page 12

for a summary of operations.

Figure 2. 3 Volt Intel

®

Advanced+ Boot Block Stacked Chip Scale Package Block Diagram

F-VCC

F-OE#

F-CE#

A[Max:0]

2-, 4- or 8-Mbit

SRAM

28F160C3

or

28F320C3

Flash

S-VCC

F-VCCQ

S-CS1

S-CS2

S-OE#

S-WE#

S-UB#

S-LB#

F-VPP

F-WE#

F-VSS

S-VSS

D[15:0]

F-WP#

F-RP#

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

12

Datasheet

2.1.2

Output Disable

With F-OE# and S-OE# deasserted, the Stacked-CSP outputs signals are placed in a high-

impedance state.

2.1.3

Standby

With F-CE# and S-CS1# or S-CS2 deasserted, the Stacked-CSP enters a standby mode, which

substantially reduces device power consumption. In standby, outputs are placed in a high-

impedance state independent of F-OE# and S-OE#. If the flash is deselected during a program or

erase operation, the flash continues to consume active power until the program or erase operation is

complete.

Table 3.

3 Volt Intel Advanced+ Boot Block Flash Memory Stacked-CSP Bus Operations

Modes

Flash Signals

SRAM Signals

Memory Output

Notes

F-R

P

#

F-C

E

#

F-

O

E

1

#

F-

WE

#

S-C

S

1

#

S-

C

S

2

S-O

E

1

#

S-W

E

#

S-UB

#

,S-L

B

#

(1

)

Me

mo

ry

Bu

s

Co

n

tr

o

l

D

0

D

15

FL

A

S

H

Read

H

L

L

H

SRAM must be in High Z

Flash

D

OUT

2,3,4

Write

H

L

H

L

Flash

D

IN

2,4

Standby

H

H

X

X

Any SRAM mode is allowable

Other

High Z

5,6

Output Disable

H

L

H

H

Other

High Z

5,6

Reset

L

X

X

X

Other

High Z

5,6

SRAM

Read

FLASH must be in High Z

L

H

L

H

L

SRAM

D

OUT

2,4

Write

L

H

H

L

L

SRAM

D

IN

2,4

Standby

Any FLASH mode is allowable

H

X

X

X

X

Other

High Z

4,5,6

X

L

X

X

X

Output Disable

L

H

H

H

X

Other

High Z

4,5,6

Data Retention

same as a standby

Other

High Z

4,5,7

NOTES:

1. Two devices may not drive the memory bus at the same time.

2. The SRAM may be placed into data retention mode by lowering the S-V

CC

to the V

DR

range, as specified.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

13

2.1.4

Flash Reset

The device enters a reset mode when RP# is driven low. In reset mode, internal circuitry is turned

off and outputs are placed in a high-impedance state.

After return from reset, a time t

PHQV

is required until outputs are valid, and a delay (t

PHWL

or

t

PHEL

) is required before a write sequence can be initiated. After this wake-up interval, normal

operation is restored. The device defaults to read array mode, the status register is set to 80h, and

the read configuration register defaults to asynchronous reads.

If RP# is taken low during a block erase or program operation, the operation will be aborted and the

memory contents at the aborted location are no longer valid.

2.1.5

Write

Writes to flash take place when both F-CE# and F-WE# are asserted and F-OE# is deasserted.

Writes to SRAM take place when both S-CS1# and S-WE# are asserted and S-OE# and S-CS2 are

deasserted. Commands are written to the flash memory’s Command User Interface (CUI) using

standard microprocessor write timings to control flash operations. The CUI does not occupy an

addressable memory location within the flash component. The address and data buses are latched

on the rising edge of the second F-WE# or F-CE# pulse, whichever occurs first. (See

Figure 6

and

Figure 7

for read and write waveforms.)

3.0

Flash Memory Modes of Operation

The flash memory has four read modes: read array, read configuration, read status, and CFI query.

The write modes are program and erase. Three additional modes (erase suspend to program, erase

suspend to read and program suspend to read) are available only during suspended operations.

These modes are reached using the commands summarized in

Table 5, “Flash Memory Command

Definitions” on page 17

.

3.1

Read Array (FFh)

When F-RP# transitions from V

IL

(reset) to V

IH

, the device defaults to read array mode and will

respond to the read control inputs without any additional CUI commands.

In addition, the address of the desired location must be applied to the address balls. If the device is

not in read array mode, as would be the case after a program or erase operation, the Read Array

command (FFh) must be written to the CUI before array reads can take place.

3.2

Read Identifier (90h)

The read configuration mode outputs the manufacturer/device identifier. The device is switched to

this mode by writing the read configuration command (90h). Once in this mode, read cycles from

addresses shown in

Table 4, “Read Configuration Table” on page 14

retrieve the specified

information. To return to read array mode, write the Read Array command (FFh).

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

14

Datasheet

The Read Configuration mode outputs three types of information: the manufacturer/device

identifier, the block locking status, and the protection register. The device is switched to this mode

by writing the Read Configuration command (90h). Once in this mode, read cycles from addresses

shown in Table 4 retrieve the specified information. To return to read array mode, write the Read

Array command (FFh).

Other locations within the configuration address space are reserved by Intel for future use.

3.3

Read Status Register (70h)

The status register indicates the status of device operations, and the success/failure of that

operation. The Read Status Register (70h) command causes subsequent reads to output data from

the status register until another command is issued. To return to reading from the array, issue a

Read Array (FFh) command.

The status register bits are output on DQ[7:0]. The upper byte, DQ[15:8], outputs 00h during a

Read Status Register command.

The contents of the status register are latched on the falling edge of F-OE# or F-CE#, whichever

occurs last. This prevents possible bus errors which might occur if status register contents change

while being read. F-CE# or F-OE# must be toggled with each subsequent status read, or the status

register will not indicate completion of a program or erase operation.

When the WSM is active, SR7 will indicate the status of the WSM; the remaining bits in the status

register indicate whether the WSM was successful in performing the desired operation (see

Table 6, “Flash Memory Status Register Definition” on page 18

).

3.3.1

Clear Status Register (50h)

The WSM sets status bits 1 through 7 to “1,” and clears bits 2, 6 and 7 to “0,” but cannot clear

status bits 1 or 3 through 5 to “0.” Because bits 1, 3, 4 and 5 indicate various error conditions, these

bits can only be cleared through the use of the Clear Status Register (50h) command. By allowing

the system software to control the resetting of these bits, several operations may be performed

Table 4.

Read Configuration Table

Item

Address

Data

Notes

Manufacturer Code (x16)

0x00000

0x0089

Device ID (See Appendix D)

0x00001

ID

Block Lock Configuration

0xXX002

LOCK

1, 2

Block Is Unlocked

DQ

0

= 0

Block Is Locked

DQ

0

= 1

Block Is Locked-Down

DQ

1

= 1

Protection Register Lock

0x80

PR-LK

3

Protection Register (x16)

0x81-0x88

PR

NOTES:

1. See

Section 3.7

for valid lock status outputs.

2. “XX” specifies the block address of lock configuration being read.

3. See

Section 3.8

for protection register information.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

15

(such as cumulatively programming several addresses or erasing multiple blocks in sequence)

before reading the status register to determine if an error occurred during that series. Clear the

status register before beginning another command or sequence. Note that the Read Array command

must be issued before data can be read from the memory array. Resetting the device also clears the

status register.

3.4

CFI Query (98h)

The CFI query mode outputs Common Flash Interface (CFI) data when the device is read. This can

be accessed by writing the CFI Query Command (98h). The CFI data structure contains

information such as block size, density, command set and electrical specifications. Once in this

mode, read cycles from addresses shown in Appendix B retrieve the specified information. To

return to read array mode, write the Read Array command (FFh).

3.5

Word Program (40h/10h)

Programming is executed using a two-write sequence. The Program Setup command (40h) is

written to the CUI followed by a second write which specifies the address and data to be

programmed. The WSM will execute a sequence of internally timed events to program desired bits

of the addressed location, then verify the bits are sufficiently programmed. Programming the

memory results in specific bits within an address location being changed to a “0.” If the user

attempts to program “1”s, the memory cell contents do not change and no error occurs.

The status register indicates programming status: while the program sequence executes, status bit 7

is “0.” The status register can be polled by toggling either F-CE# or F-OE#. While programming,

the only valid commands are Read Status Register, Program Suspend, and Program Resume.

When programming is complete, the program status bits should be checked. If the programming

operation was unsuccessful, bit SR.4 of the status register is set to indicate a program failure. If

SR.3 is set then F-V

PP

was not within acceptable limits, and the WSM did not execute the program

command. If SR.1 is set, a program operation was attempted on a locked block and the operation

was aborted.

The status register should be cleared before attempting the next operation. Any CUI instruction can

follow after programming is completed; however, to prevent inadvertent status register reads, be

sure to reset the CUI to read array mode.

3.5.1

Suspending and Resuming Program (B0h/D0h)

The Program Suspend command halts an in-progress program operation so that data can be read

from other locations of memory. Once the programming process starts, writing the Program

Suspend command to the CUI requests that the WSM suspend the program sequence (at

predetermined points in the program algorithm). The device continues to output status register data

after the Program Suspend command is written. Polling status register bits SR.7 and SR.2 will

determine when the program operation has been suspended (both will be set to “1”). t

WHRH1

/

t

EHRH1

specify the program suspend latency.

A Read Array command can be written to the CUI to read data from any block other than the

suspended block. The only other valid commands, while program is suspended, are Read Status

Register, Read Configuration, CFI Query, and Program Resume. After the Program Resume

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

16

Datasheet

command is written to the flash memory, the WSM will continue with the programming process

and status register bits SR.2 and SR.7 will automatically be cleared. The device automatically

outputs status register data when read (see Appendix A, Program Suspend/Resume Flowcharts)

after the Program Resume command is written. F-V

PP

must remain at the same F-V

PP

level used

for program while in program suspend mode. F-RP# must also remain at V

IH

.

3.6

Block Erase (20h)

To erase a block, write the Erase Set-up and Erase Confirm commands to the CUI, along with an

address identifying the block to be erased. This address is latched internally when the Erase

Confirm command is issued. Block erasure results in all bits within the block being set to “1.” Only

one block can be erased at a time. The WSM will execute a sequence of internally timed events to

program all bits within the block to “0,” erase all bits within the block to “1,” then verify that all

bits within the block are sufficiently erased. While the erase executes, status bit 7 is a “0.”

When the status register indicates that erasure is complete, check the erase status bit to verify that

the erase operation was successful. If the Erase operation was unsuccessful, SR.5 of the status

register will be set to a “1,” indicating an erase failure. If F-V

PP

was not within acceptable limits

after the Erase Confirm command was issued, the WSM will not execute the erase sequence;

instead, SR.5 of the status register is set to indicate an erase error, and SR.3 is set to a “1” to

identify that F-V

PP

supply voltage was not within acceptable limits.

After an erase operation, clear the status register (50h) before attempting the next operation. Any

CUI instruction can follow after erasure is completed; however, to prevent inadvertent status

register reads, it is advisable to place the flash in read array mode after the erase is complete.

3.6.1

Suspending and Resuming Erase (B0h/D0h)

An erase operation can take several seconds to complete, therefore, the Erase Suspend command is

provided to allow erase-sequence interruption in order to read data from, or program data to,

another block in memory. Once an erase sequence has started, writing the Erase Suspend command

to the CUI causes the device to suspend the erase sequence at a predetermined point in the erase

algorithm. Block erase is suspended when Status Register bits SR[7,6] are set. Suspend latency is

specified in Section 5.7, “Flash Erase and Program Timings” on page 31.

When an erase operation has been suspended, a Word Program or Read operation can be performed

within any block, except the block that is in an erase suspend state. An erase operation cannot be

nested within another erase suspend operation.

A suspended erase operation cannot resume until the nested program operation has completed.

Read Array, Read Status Register, Clear Status Register, Read Identifier, CFI Query, Erase

Resume, are all valid commands during Erase Suspend. Additionally, Program, Program Suspend,

Program Resume, Lock Block, Unlock Block and Lock-Down Block are valid commands during

Erase Suspend.

To resume an erase suspend operation, issue the Resume command. The Resume command can be

written to any device address. When a program operation is nested within an Erase Suspend

operation and the Program Suspend command is issued, the device will suspend the program

operation. When the resume command is issued, the device will resume the program operation

first. Once the nested program operation is completed, an additional Resume command is required

to complete the block operation.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

17

Table 5.

Flash Memory Command Definitions

Command

Note

First Bus Cycle

Second Bus Cycle

Operation

Address

Data

Operation

Address

Data

Read Array

1

Write

X

FFh

Read Identifier

1, 2

Write

X

90h

Read

IA

ID

CFI Query

1, 2

Write

X

98h

Read

QA

QD

Read Status Register

1

Write

X

70h

Read

X

SRD

Clear Status Register

1

Write

X

50h

Word Program

1, 3

Write

X

40h/10h

Write

PA

PD

Block Erase/Confirm

1

Write

X

20h

Write

BA

D0h

Program/Erase Suspend

1

Write

X

B0h

Program/Erase Resume

1

Write

X

D0h

Lock Block

1

Write

X

60h

Write

BA

01h

Unlock Block

1, 4

Write

X

60h

Write

BA

D0h

Lock-Down Block

1

Write

X

60h

Write

BA

2Fh

Protection Register Program

1

Write

X

C0h

Write

PA

PD

Lock Protection Register

1

Write

X

C0h

Write

PA

FFFD

X = Don’t Care

PA = Program Address

BA = Block Address

IA = Identifier Address

QA = Query Address

SRD = Status Register Data

PD = Program Data

ID = Identifier Data

QD = Query Data

NOTES:

1. When writing commands, the upper data bus [DQ

8

–DQ

15

] should be either V

IL

or V

IH

, to minimize current draw.

2. Following the Read Configuration or CFI Query commands, read operations output device configuration or CFI query

information, respectively.

3. Either 40h or 10h command is valid, but the Intel standard is 40h.

4. When unlocking a block, WP# must be held for three clock cycles (1 clock cycle after the second command bus cycle).

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

18

Datasheet

3.7

Block Locking

The instant, individual block locking feature that allows any flash block to be locked or unlocked

with no latency, which enables instant code and data protection.

This locking offers two levels of protection. The first level allows software-only control of block

locking (useful for data blocks that change frequently), while the second level requires hardware

interaction before locking can be changed (useful for code blocks that change infrequently).

The following sections will discuss the operation of the locking system. The term “state [XYZ]”

will be used to specify locking states; e.g., “state [001],” where X = value of WP#, Y = bit DQ

1

of

the Block Lock status register, and Z = bit DQ

0

of the Block Lock status register.

Table 8, “Block

Locking State Transitions” on page 21

defines all of these possible locking states.

Table 6.

Flash Memory Status Register Definition

WSMS

ESS

ES

PS

VPPS

PSS

BLS

R

7

6

5

4

3

2

1

0

NOTES:

SR.7 WRITE STATE MACHINE STATUS

1 = Ready (WSMS)

0 = Busy

Check Write State Machine bit first to determine Word Program or

Block Erase completion, before checking Program or Erase Status

bits.

SR.6 = ERASE-SUSPEND STATUS (ESS)

1 = Erase Suspended

0 = Erase In Progress/Completed

When Erase Suspend is issued, WSM halts execution and sets

both WSMS and ESS bits to “1.” ESS bit remains set to “1” until an

Erase Resume command is issued.

SR.5 = ERASE STATUS (ES)

1 = Error In Block Erase

0 = Successful Block Erase

When this bit is set to “1,” WSM has applied the max. number of

erase pulses and is still unable to verify successful block erasure.

SR.4 = PROGRAM STATUS (PS)

1 = Error in Programming

0 = Successful Programming

When this bit is set to “1,” WSM has attempted but failed to

program a word/byte.

SR.3 = F-V

PP

STATUS (VPPS)

1 = F-V

PP

Low Detect, Operation Abort

0 = F-V

PP

OK

The F-V

PP

status bit does not provide continuous indication of V

PP

level. The WSM interrogates F-V

PP

level only after the Program or

Erase command sequences have been entered, and informs the

system if F-V

PP

has not been switched on. The F-V

PP

is also

checked before the operation is verified by the WSM. The F-V

PP

status bit is not guaranteed to report accurate feedback between

V

PPLK

and V

PP1

min.

SR.2 = PROGRAM SUSPEND STATUS (PSS)

1 = Program Suspended

0 = Program in Progress/Completed

When Program Suspend is issued, WSM halts execution and sets

both WSMS and PSS bits to “1.” PSS bit remains set to “1” until a

Program Resume command is issued.

SR.1 = BLOCK LOCK STATUS

1 = Prog/Erase attempted on a locked block; Operation

aborted.

0 = No operation to locked blocks

If a program or erase operation is attempted to one of the locked

blocks, this bit is set by the WSM. The operation specified is

aborted and the device is returned to read status mode.

SR.0 = RESERVED FOR FUTURE ENHANCEMENTS (R)

This bit is reserved for future use and should be masked out when

polling the status register.

NOTE: A Command Sequence Error is indicated when SR.4, SR.5 and SR.7 are set.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

19

3.7.1

Block Locking Operation Summary

The following concisely summarizes the locking functionality.

All blocks are locked when powered-up, and can be unlocked or locked with the Unlock and Lock

commands.

The Lock-Down command locks a block and prevents it from being unlocked when WP# = 0.

When WP# = 1, Lock-Down is overridden and commands can unlock/lock locked-down

blocks.

When WP# returns to 0, locked-down blocks return to Lock-Down.

Lock-Down is cleared only when the device is reset or powered-down.

The locking status of each block can set to Locked, Unlocked, and Lock-Down, each of which will

be described in the following sections. A comprehensive state table for the locking functions is

shown in

Table 8 on page 21

and a flowchart for locking operations is shown in

Figure 19 on

page 50

.

3.7.2

Locked State

The default status of all blocks upon power-up or reset is locked (states [001] or [101]). Locked

blocks are fully protected from alteration. Any program or erase operations attempted on a locked

block will return an error on bit SR.1 of the status register. The status of a locked block can be

changed to Unlocked or Lock-Down using the appropriate software commands. Unlocked blocks

can be locked issuing the “Lock” command sequence, 60h followed by 01h.

3.7.3

Unlocked State

Unlocked blocks (states [000], [100], [110]) can be programmed or erased. All unlocked blocks

return to the Locked state when the device is reset or powered down. The status of an unlocked

block can be changed to Locked or Locked-Down using the appropriate software commands. A

Locked block can be unlocked by writing the Unlock command sequence, 60h followed by D0h.

3.7.4

Lock-Down State

Blocks that are Locked-Down (state [011]) are protected from program and erase operations (just

like Locked blocks), but their protection status cannot be changed using software commands alone.

A Locked or Unlocked block can be Locked-down by writing the Lock-Down command sequence,

60h followed by 2Fh. Locked-Down blocks revert to the Locked state when the device is reset or

powered down.

The Lock-Down function is dependent on the WP# input ball. When WP# = 0, blocks in Lock-

Down [011] are protected from program, erase, and lock status changes. When WP# = 1, the Lock-

Down function is disabled ([111]) and locked-down blocks can be individually unlocked by

software command to the [110] state, where they can be erased and programmed. These blocks can

then be re-locked [111] and unlocked [110] as desired while WP# remains high. When WP# goes

low, blocks that were previously locked-down return to the Lock-Down state [011] regardless of

any changes made while WP# was high. Device reset or power-down resets all blocks, including

those in Lock-Down, to Locked state.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

20

Datasheet

3.7.5

Reading a Block’s Lock Status

The lock status of every block can be read in the configuration read mode of the device. To enter

this mode, write 90h to the device. Subsequent reads at Block Address + 00002 will output the lock

status of that block. The lock status is represented by the least significant outputs, DQ

0

and DQ

1

.

DQ

0

indicates the Block Lock/Unlock status and is set by the Lock command and cleared by the

Unlock command. It is also automatically set when entering Lock-Down. DQ

1

indicates Lock-

Down status and is set by the Lock-Down command. It cannot be cleared by software, only by

device reset or power-down.

3.7.6

Locking Operation during Erase Suspend

Changes to block lock status can be performed during an erase suspend by using the standard

locking command sequences to unlock, lock, or lock-down a block. This is useful in the case when

another block needs to be updated while an erase operation is in progress.

To change block locking during an erase operation, first write the erase suspend command (B0h),

then check the status register until it indicates that the erase operation has been suspended. Next

write the desired lock command sequence to a block and the lock status will be changed. After

completing any desired lock, read, or program operations, resume the erase operation with the

Erase Resume command (D0h).

If a block is locked or locked-down during a suspended erase of the same block, the locking status

bits will be changed immediately, but when the erase is resumed, the erase operation will complete.

Locking operations cannot be performed during a program suspend.

3.7.7

Status Register Error Checking

Using nested locking or program command sequences during erase suspend can introduce

ambiguity into status register results.

Since locking changes are performed using a two cycle command sequence, e.g., 60h followed by

01h to lock a block, following the Configuration Setup command (60h) with an invalid command

will produce a lock command error (SR.4 and SR.5 will be set to 1) in the status register. If a lock

command error occurs during an erase suspend, SR.4 and SR.5 will be set to 1, and will remain at 1

after the erase is resumed. When erase is complete, any possible error during the erase cannot be

detected via the status register because of the previous locking command error.

A similar situation happens if an error occurs during a program operation error nested within an

erase suspend.

Table 7.

Block Lock Status

Item

Address

Data

Block Lock Configuration

XX002

LOCK

Block Is Unlocked

DQ

0

= 0

Block Is Locked

DQ

0

= 1

Block Is Locked-Down

DQ

1

= 1

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

21

3.8

128 Bit Protection Register

The 3 Volt Intel

®

Advanced+ Stacked-CSP architecture includes a 128-bit protection register than

can be used to increase the security of a system design. For example, the number contained in the

protection register can be used to “mate” the flash component with other system components such

as the CPU or ASIC, preventing device substitution.

3.8.1

Reading the Protection Register

The protection register is read in the configuration read mode. The device is switched to this mode

by writing the Read Configuration command (90h). Once in this mode, read cycles from addresses

shown in Appendix E retrieve the specified information. To return to read array mode, write the

Read Array command (FFh).

3.8.2

Programming the Protection Register (C0h)

The protection register bits are programmed using the two-cycle Protection Program command.

The 64-bit number is programmed 16 bits at a time for word-wide parts. First write the Protection

Program Setup command, C0h. The next write to the device will latch in address and data and

program the specified location. The allowable addresses are shown in Appendix E. See

Figure 20,

“Protection Register Programming Flowchart” on page 51

.

Table 8.

Block Locking State Transitions

Current State

Erase/

Program

Allowed?

Next State after Command Input

WP#

DQ

1

DQ

0

Name

Lock

Unlock

Lock-Down

0

0

0

Unlocked

Yes

Go To [001]

Go To [011]

1

0

0

Unlocked

Yes

Go To [101]

Go To [111]

0

0

1

Locked (Default)

No

Go To [000]

Go To [011]

1

0

1

Locked

No

Go To [100]

Go To [111]

0

1

1

Locked-Down

No

1

1

0

Lock-Down

Disabled

Yes

Go To [111]

Go To [111]

1

1

1

No

-

Go To [110]

NOTES:

1. “–” indicates no change in the current state.

2. In this table, the notation [XYZ] denotes the locking state of a block, where X = WP#, Y = DQ

1

, and Z = DQ

0

. The current

locking state of a block is defined by the state of WP# and the two bits of the block lock status (DQ

0

, DQ

1

). DQ

0

indicates if a

block is locked (1) or unlocked (0). DQ

1

indicates if a block has been locked-down (1) or not (0).

3. At power-up or device reset, all blocks default to Locked state [001] (if WP# = 0). holding WP# = 0 is the recommended

default.

4. The “Erase/Program Allowed?” column shows whether erase and program operations are enabled (Yes) or disabled (No) in

that block’s current locking state.

5. The “Lock Command Input Result [Next State]” column shows the result of writing the three locking commands (Lock, Unlock,

Lock-Down) in the current locking state. For example, “Goes To [001]” would mean that writing the command to a block in the

current locking state would change it to [001].

6. The 128 bits of the protection register are divided into two 64-bit segments. One of the segments is programmed at the Intel

factory with a unique 64 bit number, which is unchangeable. The other segment is left blank for customer designs to program

as desired. Once the customer segment is programmed, it can be locked to prevent reprogramming.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

22

Datasheet

Any attempt to address Protection Program commands outside the defined protection register

address space will result in a status register error (program error bit SR.4 will be set to 1).

Attempting to program or to a previously locked protection register segment will result in a status

register error (program error bit SR.4 and lock error bit SR.1 will be set to 1).

3.8.3

Locking the Protection Register

The user-programmable segment of the protection register is lockable by programming Bit 1 of the

PR-LOCK location to 0. Bit 0 of this location is programmed to 0 at the Intel factory to protect the

unique device number. This bit is set using the Protection Program command to program FFFDh to

the PR-LOCK location. After these bits have been programmed, no further changes can be made to

the values stored in the protection register. A Protection Program command to locked words will

result in a status register error (program error bit SR.4 and Lock Error bit SR.1 will be set to 1).

The protection register lockout state is not reversible.

0645_05

Figure 3. Protection Register Memory Map

4 Words

Factory Programmed

4 Words

User Programmed

PR-LOCK

88H

85H

84H

81H

80H

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

23

4.0

Power and Reset Considerations

4.1

Power-Up/Down Characteristics

In order to prevent any condition that may result in a spurious write or erase operation, it is

recommended to power-up F-V

CC

, F-V

CCQ

and S-V

CC

together. Conversely, F-V

CC

, F-V

CCQ

and

S-V

CC

must power-down together. It is also recommended to power-up F-V

PP

with or slightly after

F-V

CC

. Conversely, F-V

PP

must power down with or slightly before F-V

CC

.

If F-V

CCQ

and/or F-V

PP

are not connected to the F-V

CC

supply, then F-V

CC

should attain F-

V

CC

Min before applying F-V

CCQ

and F-V

PP

. Device inputs should not be driven before supply

voltage = F-V

CC

Min. Power supply transitions should only occur when F-RP# is low.

4.2

Additional Flash Features

Intel 3 Volt Advanced+ Stacked-CSP products provide in-system programming and erase in the

1.65 V–3.3 V range. For fast production programming, it also includes a low-cost, backward-

compatible 12 V programming feature.

4.2.1

Improved 12 Volt Production Programming

When F-V

PP

is between 1.65 V and 3.3 V, all program and erase current is drawn through the

F-V

CC

signal. Note that if F-V

PP

is driven by a logic signal, V

IH

min = 1.65 V. That is, F-V

PP

must

remain above 1.65 V to perform in-system flash modifications. When F-V

PP

is connected to a 12 V

power supply, the device draws program and erase current directly from the F-V

PP

signal. This

eliminates the need for an external switching transistor to control the voltage F-V

PP

.

Figure 12,

“Example Power Supply Configurations” on page 42

shows examples of how the flash power

supplies can be configured for various usage models.

The 12 V F-V

PP

mode enhances programming performance during the short period of time

typically found in manufacturing processes; however, it is not intended for extended use. 12 V may

be applied to F-V

PP

during program and erase operations for a maximum of 1000 cycles on the

main blocks and 2500 cycles on the parameter blocks. F-V

PP

may be connected to 12 V for a total

of 80 hours maximum. Stressing the device beyond these limits may cause permanent damage.

4.2.2

F-V

PP

≤ 

V

PPLK

for Complete Protection

In addition to the flexible block locking, the F-V

PP

programming voltage can be held low for

absolute hardware write protection of all blocks in the flash device. When F-V

PP

is below V

PPLK

,

any program or erase operation will result in a error, prompting the corresponding status register bit

(SR.3) to be set.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

24

Datasheet

5.0

Electrical Specifications

5.1

Absolute Maximum Ratings

Warning:

Stressing the device beyond the “Absolute Maximum Ratings” may cause permanent damage.

These are stress ratings only. Operation beyond the “Operating Conditions” is not recommended

and extended exposure beyond the “Operating Conditions” may affect device reliability.

NOTICE: This datasheet contains information on products in full production. The specifications are subject to

change without notice. Verify with your local Intel Sales office that you have the latest datasheet before finalizing a

design

.

Table 9.

Absolute Maximum Ratings

Parameter

Maximum Rating

Notes

Extended Operating Temperature

–25°C to +85°C

During Read

During Flash Block Erase and Program

Temperature under Bias

Storage Temperature

–65°C to +125°C

Voltage on Any Ball (except F-VCC /F-VCCQ / S-VCC and F-VPP) with

Respect to GND

–0.5 V to +3.3 V

1

F-V

PP

Voltage (for Block Erase and Program) with Respect to GND

–0.5 V to +13.5 V

1,2,4

F-V

CC

/ F-V

CCQ

/ S-V

CC

Supply Voltage with Respect to GND

–0.2V to +3.3 V

Output Short Circuit Current

100 mA

3

NOTES:

1. Minimum DC voltage is –0.5 V on input/output balls. During transitions, this level may undershoot to –

2.0 V for periods < 20 ns. Maximum DC voltage on input/output balls is F-V

CC

/ F-V

CCQ

/ S-V

CC

+ 0.5 V

which, during transitions, may overshoot to

F-V

CC

/ F-V

CCQ

/ S-V

CC

+ 2.0 V for periods < 20 ns.

2. Maximum DC voltage on F-V

PP

may overshoot to +14.0 V for periods < 20 ns.

3. F-V

PP

voltage is normally 1.65 V–3.3 V. Connection to supply of 11.4 V–12.6 V can only be done for

1000 cycles on the main blocks and 2500 cycles on the parameter blocks during program/erase. F-V

PP

may be connected to 12 V for a total of 80 hours maximum. See

Section 4.2.1

for details

4. Output shorted for no more than one second. No more than one output shorted at a time.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

25

5.2

Operating Conditions

5.3

Capacitance

T

CASE

= +25°C, f = 1 MHz

Table 10. Temperature and Voltage Operating Conditions

Symbol

Parameter

Notes

Min

Max

Units

T

CASE

Operating Temperature

–25

+85

°C

V

CC

/ V

CCQ

F-V

CC

/F-V

CCQ

/S-V

CC

Supply

Voltage

1

2.7

3.3

Volts

V

PP1

Supply Voltage

1

1.65

3.3

Volts

V

PP2

1, 2

11.4

12.6

Volts

Cycling

Block Erase Cycling

2

100,000

Cycles

NOTES:

1. F-V

CC

/F-V

CCQ

must share the same supply. F-V

CC

/S-V

CC

must share the same supply when not in data

retention.

2. Applying F-V

PP =

11.4 V–12.6 V during a program/erase can only be done for a maximum of 1000 cycles

on the main blocks and 2500 cycles on the parameter blocks. F-V

PP

may be connected to 12 V for a total

of 80 hours maximum. See

Section 4.2.1

for details.

Sym

Parameter

Notes

Typ

Max

Units

Conditions

C

IN

Input Capacitance

1

16

18

pF

V

IN

= 0 V

C

OUT

Output Capacitance

1

20

22

pF

V

OUT

= 0 V

NOTE: Sampled, not 100% tested.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

26

Datasheet

5.4

DC Characteristics

Table 11. DC Characteristics (Sheet 1 of 2)

Symbol

Parameter

Device

Note

2.7 V – 3.3 V

Unit

Test Conditions

Typ

Max

I

LI

Input Load Current

Flash/

SRAM

1

±

2

µA

F-V

CC

/S-V

CC

= V

CC

Max

V

IN

= V

CC

Max or GND

I

LO

Output Leakage Current

Flash/

SRAM

1

0.2

±

10

µA

F-V

CC

/S-V

CC

= V

CC

Max

V

IN

= V

CC

Max or GND

I

CCS

V

CC

Standby Current

0.25µm

Flash

1

10

25

µA

F-V

CC

= V

CC

Max

F-CE# = F-RP# = V

CC

F-WP# = V

CC

or GND

V

IN

= V

CC

Max or GND

0.13µm

and

0.18µm

Flash

1

7

15

2-Mb

SRAM

1

-

10

µA

S-V

CC

= V

CC

Max

S-CS1# = V

CC

, S-CS2 = V

CC

or S-CS2 = GND

V

IN

= V

CC

Max or GND

4-Mb

SRAM

1

-

15

µA

8-Mb

SRAM

1

-

25

µA

I

CCD

V

CC

Deep Power-Down Current

0.25µm

Flash

1

7

25

µA

F-V

CC

= V

CC

Max

V

IN

= V

CC

Max or GND

F-RP# = GND ± 0.2 V

0.13µm

and

0.18µm

Flash

1

7

15

I

CC

Operating Power Supply Current

(cycle time = 1

µ

s)

2-Mb

SRAM

1

-

7

mA

I

IO

= 0 mA, S-CS1# = V

IL

S-CS2 = S-WE# = V

IH

V

IN

= V

IL

or V

IH

4-Mb

SRAM

1

-

10

mA

8-Mb

SRAM

1

-

10

mA

I

CC2

Operating Power Supply Current

(min cycle time)

2-Mb

SRAM

1

-

40

mA

Cycle time = Min, 100% duty,

I

IO

= 0 mA, S-CS1# = V

IL

,

S-CS2 = V

IH,

V

IN

= V

IL

or V

IH

4-Mb

SRAM

1

-

45

mA

8-Mb

SRAM

1

-

50

mA

I

CCR

V

CC

Read Current

0.25µm

Flash

1,2

10

18

mA

F-V

CC

= V

CC

Max

F-OE# = V

IH

, F-CE# = V

IL

f = 5 MHz, I

OUT

= 0 mA

V

IN

= V

IL

or V

IH

0.13µm

and

0.18µm

Flash

1,2

9

18

mA

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

27

I

CCW

V

CC

Program Current

Flash

1,3

18

55

mA

F-V

PP

= V

PP1

Program in Progress

8

22

mA

F-V

PP

= V

PP2

(12 V)

Program in Progress

I

CCE

V

CC

Erase Current

Flash

1,3

16

45

mA

F-V

PP

= V

PP1

Erase in Progress

8

15

mA

F-V

PP

= V

PP2

(12 V)

Erase in Progress

I

CCES

V

CC

Erase Suspend Current

Flash

1,3,4

7

15

µA

F-CE# = V

CC

, Erase Suspend

in Progress

I

CCWS

V

CC

Program Suspend Current

0.25

µ

m

Flash

1,3,4

10

25

µA

F-CE# = V

CC

, Program

Suspend in Progress

0.13µm

and

0.18µm

Flash

1,3,4

7

15

I

PPD

F-V

PP

Deep Power-Down Current

Flash

1

0.2

5

µA

F-RP# = GND ± 0.2 V

F-V

PP

V

CC

I

PPS

F-V

PP

Standby Current

Flash

1

0.2

5

µA

F-V

PP

V

CC

I

PPR

F-V

PP

Read Current

Flash

1

2

±

15

µA

F-V

PP

V

CC

1,2

50

200

µA

F-V

PP

V

CC

I

PPW

F-V

PP

Program Current

Flash

1,2

0.05

0.1

mA

F-V

PP

=V

PP1

Program in Progress

8

22

mA

F-V

PP

= V

PP2

(12 V)

Program in Progress

I

PPE

F-V

PP

Erase Current

Flash

1,2

0.05

0.1

ma

F-V

PP

= V

PP1

Erase in Progress

I

PPES

F-V

PP

Erase Suspend Current

Flash

1,2

0.2

5

µA

F-V

PP

= V

PP1

Erase Suspend in Progress

50

200

µA

F-V

PP

= V

PP2

(12 V)

Erase Suspend in Progress

I

PPWS

F-V

PP

Program Suspend Current

Flash

1,2

0.2

5

µA

F-V

PP

= V

PP1

Program Suspend in Progress

50

200

µA

F-V

PP

= V

PP2

(12 V)

Program Suspend in Progress

NOTES:

1. All currents are in RMS unless otherwise noted. Typical values at nominal F-V

CC

/S-V

CC

, T

CASE

= +25 °C.

2. Automatic Power Savings (APS) reduces I

CCR

to approximately standby levels in static operation (CMOS inputs).

3. Sampled, not 100% tested.

4. I

CCES

and I

CCWS

are specified with device de-selected. If device is read while in erase suspend, current draw is sum of I

CCES

and I

CCR

. If the device is read while in program suspend, current draw is the sum of I

CCWS

and I

CCR

.

Table 11. DC Characteristics (Sheet 2 of 2)

Symbol

Parameter

Device

Note

2.7 V – 3.3 V

Unit

Test Conditions

Typ

Max

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

28

Datasheet

0645_07

0666_05

NOTE: C

L

includes jig capacitance.

Table 12. DC Characteristics

Symbol

Parameter

Device

Note

2.7 V – 3.3 V

Units

Test Conditions

Min

Max

V

IL

Input Low Voltage

Flash/

SRAM

–0.2

0.6

V

V

IH

Input High Voltage

Flash/

SRAM

2.3

V

CC

+0.2

V

V

OL

Output Low Voltage

Flash/

SRAM

–0.10

0.10

V

F-V

CC

/S-V

CC

= V

CC

Min

I

OL

= 100 µA

V

OH

Output High Voltage

Flash/

SRAM

V

CC

0.1

V

F-V

CC

/S-V

CC

= V

CC

Min

I

OH

= –100 µA

V

PPLK

F-V

PP

Lock-Out Voltage

Flash

1

1.0

V

Complete Write Protection

V

PP1

F-V

PP

during Program / Erase

Flash

1

1.65

3.3

V

V

PP2

Operations

1,2

11.4

12.6

V

LKO

V

CC

Prog/Erase Lock Voltage

Flash

1.5

V

V

LKO2

V

CCQ

Prog/Erase Lock Voltage

Flash

1.2

V

NOTES:

1. Erase and Program are inhibited when F-V

pp

< V

PPLK

and not guaranteed outside the valid F-V

pp

ranges of V

PP1

and V

PP2

.

2. Applying F-V

pp

= 11.4V–12.6V during program/erase can only be done for a maximum of 1000 cycles on the main blocks and

2500 cycles on the parameter blocks. F-V

pp

may be connected to 12 V for a total of 80 hours maximum. See

Section 4.2.1

for

details.

Figure 4. Input/Output Reference Waveform

NOTE: AC test inputs are driven at V

CCQ

for a logic “1” and 0.0V for a logic “0.” Input timing begins, and output

timing ends, at V

CCQ

/2. Input rise and fall times (10%–90%) <10 ns. Worst case speed conditions are

when V

CCQ

= V

CCQ

Min.

INPUT

OUTPUT

TEST POINTS

V

CC

0.0

V

CC

2

V

CC

2

Figure 5. Test Configuration

Device

Under Test

Out

C

L

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

29

5.5

Flash AC Characteristics.

Flash Test Configuration Component Values Table

Test Configuration

C

L

(pF)

2.7 V–3.3 V Standard Test

50

Table 13. Flash AC Characteristics—Read Operations

#

Sym

Parameter

Density

16-Mbit

32-Mbit

Unit

Product

-70

-90

-110

-70

-90

Voltage Range

2.7 V - 3.3 V

Note

Min

Max

Min

Max

Min

Max

Min

Max

Min

Max

R1

t

AVAV

Read Cycle Time

70

90

110

70

90

ns

R2

t

AVQV

Address to Output Delay

70

90

110

70

90

ns

R3

t

ELQV

F-CE# to Output Delay

1

70

90

110

70

90

ns

R4

t

GLQV

F-OE# to Output Delay

1

20

30

30

20

20

ns

R5

t

PHQV

F-RP# to Output Delay

150

150

150

150

150

ns

R6

t

ELQX

F-CE# to Output in Low Z

2

0

0

0

0

0

ns

R7

t

GLQX

F-OE# to Output in Low Z

2

0

0

0

0

0

ns

R8

t

EHQZ

F-CE# to Output in High Z

2

20

25

25

20

20

ns

R9

t

GHQZ

F-OE# to Output in High Z

2

20

20

20

20

20

ns

R10

t

OH

Output Hold from Address

F-CE#, or F-OE# Change,

Whichever Occurs First

2

0

0

0

0

0

ns

NOTES:

1. F-OE# may be delayed up to t

ELQV

–t

GLQV

after the falling edge of CE# without impact on t

ELQV

2. Sampled, but not 100% tested.

3. See

Figure 6, “AC Waveform: Flash Read Operations” on page 30

.

4. See Figure 4, “Input/Output Reference Waveform” on page 28 for timing measurements and maximum allowable input slew

rate.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

30

Datasheet

Figure 6. AC Waveform: Flash Read Operations

Address Stable

Device and

Address Selection

IH

V

IL

V

ADDRESSES (A)

IH

V

IL

V

IH

V

IL

V

IH

V

IL

V

CE# (E)

OE# (G)

WE# (W)

DATA (D/Q)

IH

V

IL

V

RP#(P)

OL

V

OH

V

High Z

Valid Output

Data

Valid

Standby

High Z

R1

R2

R3

R4

R5

R6

R7

R8

R9

R10

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

31

5.6

Flash AC Characteristics—Write Operations

See

Figure 4, “Input/Output Reference Waveform” on page 28

for timing measurements and maximum

allowable input slew rate.

See

Figure 7, “AC Waveform: Flash Program and Erase Operations” on page 33

.

5.7

Flash Erase and Program Timings

(1)

Table 14. Flash AC Characteristics—Write Operations

#

Sym

Parameter

Density

16-Mbit

32-Mbit

Unit

Product

-70

-90

-110

-70

-90

Voltage Range

2.7 V - 3.3 V

Note

Min

Min

Min

Min

Min

W1

t

PHWL

t

PHEL

F-RP# High Recovery to F-WE# (F-CE#) Going Low

150

150

150

150

150

ns

W2

t

ELWL

t

WLEL

F-CE# (F-WE#) Setup to F-WE# (F-CE#) Going Low

0

0

0

0

0

ns

W3

t

ELEH

t

WLWH

F-WE# (F-CE#) Pulse Width

1

45

60

70

45

60

ns

W4

t

DVWH

t

DVEH

Data Setup to F-WE# (F-CE#) Going High

2

40

50

60

40

40

ns

W5

t

AVWH

t

AVEH

Address Setup to F-WE# (F-CE#) Going High

2

50

60

70

50

60

ns

W6

t

WHEH

t

EHWH

F-CE# (F-WE#) Hold Time from F-WE# (F-CE#) High

0

0

0

0

0

ns

W7

t

WHDX

t

EHDX

Data Hold Time from F-WE# (F-CE#) High

2

0

0

0

0

0

ns

W8

t

WHAX

t

EHAX

Address Hold Time from F-WE# (F-CE#) High

2

0

0

0

0

0

ns

W9

t

WHWL

t

EHEL

F-WE# (F-CE#) Pulse Width High

1

25

30

30

25

30

ns

W10

t

VPWH

t

VPEH

F-V

PP

Setup to F-WE# (F-CE#) Going High

3

200

200

200

200

200

ns

W11

t

QVVL

F-V

PP

Hold from Valid SRD

3

0

0

0

0

0

ns

NOTES:

1. Write pulse width (t

WP

) is defined from F-CE# or F-WE# going low (whichever goes low last) to F-CE# or

F-WE# going high (whichever goes high first). Hence, t

WP

= t

WLWH

= t

ELEH

= t

WLEH

= t

ELWH

. Similarly, write pulse width high

(t

WPH

) is defined from F-CE# or F-WE# going high (whichever goes high first) to F-CE# or

F-WE# going low (whichever goes low first). Hence, t

WPH

= t

WHWL

= t

EHEL

= t

WHEL

= t

EHWL.

2. Refer to

Table 5, “Flash Memory Command Definitions” on page 17

for valid A

IN

or D

IN

.

3. Sampled, but not 100% tested.

Table 15. Flash Erase and Program Timings (Sheet 1 of 2)

Symbol

Parameter

F-V

PP

1.65 V– 3.3 V

11.4 V– 12.6 V

Unit

Note

Typ

(1)

Max

Typ

(1)

Max

t

BWPB

4-KW Parameter Block Program Time (Word)

2, 3

0.10

0.30

0.03

0.12

s

t

BWMB

32-KW Main Block Program Time (Word)

2, 3

0.8

2.4

0.24

1

s

t

WHQV1

/ t

EHQV1

0.25 µm Word Program Time

2, 3

22

200

8

185

µs

0.13 µm and 0.18 µm Word Program Time

2, 3

12

200

8

185

t

WHQV2

/ t

EHQV2

4-KW Parameter Block Erase Time (Word)

2, 3

0.5

4

0.4

4

s

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

32

Datasheet

t

WHQV3

/ t

EHQV3

32-KW Main Block Erase Time (Word)

2, 3

1

5

0.6

5

s

t

WHRH1

/ t

EHRH1

Program Suspend Latency

3

5

10

5

10

µs

t

WHRH2

/ t

EHRH2

Erase Suspend Latency

3

5

20

5

20

µs

NOTES:

1. Typical values measured at T

CASE

= +25 °C and nominal voltages.

2. Excludes external system-level overhead.

3. Sampled, but not 100% tested.

Table 15. Flash Erase and Program Timings (Sheet 2 of 2)

Symbol

Parameter

F-V

PP

1.65 V– 3.3 V

11.4 V– 12.6 V

Unit

Note

Typ

(1)

Max

Typ

(1)

Max

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

33

NOTES:

1. F-CE# must be toggled low when reading Status Register Data. F-WE# must be inactive (high) when reading

Status Register Data.

A. F-VCC Power-Up and Standby.

B. Write Program or Erase Setup Command.

C. Write Valid Address and Data (for Program) or Erase Confirm Command.

D. Automated Program or Erase Delay.

E. Read Status Register Data (SRD): reflects completed program/erase operation.

F. Write Read Array Command.

Figure 7. AC Waveform: Flash Program and Erase Operations

ADDRESSES [A]

CE#(WE#) [E(W)]

OE# [G]

WE#(CE#) [W(E)]

DATA [D/Q]

RP# [P]

IH

V

IL

V

IH

V

IL

V

IH

V

IL

V

IH

V

IL

V

IL

V

IL

V

IN

D

IN

A

IN

A

Valid

SRD

IN

D

IH

V

High Z

IH

V

IL

V

V

[V]

PP

PPH

V

PPLK

V

PPH

V

1

2

WP#

IL

V

IH

V

IN

D

A

B

C

D

E

F

W8

W6

W9

W3

W4

W7

W1

W5

W2

W10

W11

(Note 1)

(Note 1)

ADDRESSES [A]

CE#(WE#) [E(W)]

OE# [G]

WE#(CE#) [W(E)]

DATA [D/Q]

RP# [P]

IH

V

IL

V

IH

V

IL

V

IH

V

IL

V

IH

V

IL

V

IL

V

IL

V

IN

D

IN

A

IN

A

Valid

SRD

IN

D

IH

V

High Z

IH

V

IL

V

V

[V]

PP

PPH

V

PPLK

V

PPH

V

1

2

WP#

IL

V

IH

V

IN

D

A

B

C

D

E

F

W8

W6

W9

W3

W4

W7

W1

W5

W2

W10

W11

(Note 1)

(Note 1)

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

34

Datasheet

5.8

Flash Reset Operations

Figure 8. AC Waveform: Reset Operation

Table 16. Reset Specifications

(1)

Symbol

Parameter

Note

F-V

CC

2.7 V – 3.3 V

Unit

Min

Max

t

PLPH

F-RP# Low to Reset during Read (If F-RP# is tied

to V

CC

, this specification is not applicable)

2,4

100

ns

t

PLRH1

F-RP# Low to Reset during Block Erase

3,4

22

µs

t

PLRH2

F-RP# Low to Reset during Program

3,4

12

µs

NOTES:

1. See

Section 2.1.4, “Flash Reset” on page 13

for a full description of these conditions.

2. If t

PLPH

is < 100 ns the device may still reset but this is not guaranteed.

3. If F-RP# is asserted while a block erase or word program operation is not executing, the reset will complete

within 100 ns.

4. Sampled, but not 100% tested.

IH

V

IL

V

RP# (P)

PLPH

t

IH

V

IL

V

RP# (P)

PLPH

t

(A) Reset during Read Mode

Abort

Complete

PHQV

t

PHWL

t

PHEL

t

PHQV

t

PHWL

t

PHEL

t

(B) Reset during Program or Block Erase,

<

PLPH

t

PLRH

t

PLRH

t

IH

V

IL

V

RP# (P)

PLPH

t

Abort

Complete

PHQV

t

PHWL

t

PHEL

t

PLRH

t

Deep

Power-

Down

(C) Reset Program or Block Erase,

>

PLPH

t

PLRH

t

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

35

5.9

SRAM AC Characteristics—Read Operations

Table 17. SRAM AC Characteristics—Read Operations

(1)

#

Sym

Parameter

Density

2/4/8-Mbit

Unit

Voltage Range

2.7 V– 3.3 V

Note

Min

Max

R1

t

RC

Read Cycle Time

70

ns

R2

t

AA

Address to Output Delay

70

ns

R3

t

CO1,

t

CO2

S-CS1#, S-CS2 to Output Delay

70

ns

R4

t

OE

S-OE# to Output Delay

35

ns

R5

t

BA

S-UB#, LB# to Output Delay

70

ns

R6

t

LZ1

, t

LZ2

S-CS1#, S-CS2 to Output in Low Z

2,3

5

ns

R7

t

OLZ

S-OE# to Output in Low Z

3

0

ns

R8

t

HZ1

, t

HZ2

S-CS1#, S-CS2 to Output in High Z

2,3,4

0

25

ns

R9

t

OHZ

S-OE# to Output in High Z

3,4

0

25

ns

R10

t

OH

Output Hold from Address, S-CS1#,

S-CS2, or S-OE# Change, Whichever Occurs

First

0

ns

R11

t

BLZ

S-UB#, S-LB# to Output in Low Z

3

0

ns

R12

t

BHZ

S-UB#, S-LB# to Output in High Z

3

0

25

ns

NOTE:

1. See

Figure 9, “AC Waveform: SRAM Read Operations” on page 36

.

2. At any given temperature and voltage condition, t

HZ

(Max) is less than and t

LZ

(Max) both for a given

device and from device to device interconnection.

3. Sampled, but not 100% tested.

4. Timings of t

HZ

and t

OHZ

are defined as the time at which the outputs achieve the open circuit conditions

and are not referenced to output voltage levels.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

36

Datasheet

Figure 9. AC Waveform: SRAM Read Operations

High Z

Valid Output

Address Stable

Data Valid

Device

Address Selection

Standby

ADDRESSES (A)

V

IH

V

IL

V

IH

V

IL

CS

1

# (E

1

)

V

IH

V

IL

V

OH

V

OL

V

IH

OE# (G)

WE# (W)

DATA (D/Q)

UB#, LB#

High Z

V

IH

V

IL

R1

R2

R4

R3

R6

R7

R8

R9

R10

CS

2

(E

2

)

V

IH

V

IL

V

IH

R5

R11

R12

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

37

5.10

SRAM AC Characteristics—Write Operations

Table 18. SRAM AC Characteristics—Write Operations

(1,2)

#

Sym

Parameter

Density

2/4/8-Mbit

Unit

Volt

2.7 V – 3.3 V

Note

Min

Max

W1

t

WC

Write Cycle Time

70

ns

W2

t

AS

Address Setup to S-WE# (S-CS1#) and S-UB#,

S-LB# Going Low

3

0

ns

W3

t

WP

S-WE# (S-CS1#) Pulse Width

4

55

ns

W4

t

DW

Data to Write Time Overlap

30

ns

W5

t

AW

Address Setup to S-WE# (S-CS1#) Going High

60

ns

W6

t

CW

S-CE# (S-WE#) Setup to S-WE# (S-CS1#) Going

High

60

ns

W7

t

DH

Data Hold Time from S-WE# (S-CS1#) High

0

ns

W8

t

WR

Write Recovery

5

0

ns

W9

t

BW

S-UB#, S-LB# Setup to S-WE# (S-CS1#) Going

High

60

ns

NOTES:

1. See

Figure 10, “AC Waveform: SRAM Write Operations” on page 38

.

2. A write occurs during the overlap (t

WP

) of low S-CS1# and low S-WE#. A write begins when S-CS1# goes

low and S-WE# goes low with asserting S-UB# or S-LB# for single byte operation or simultaneously

asserting

S-UB# and S-LB# for double byte operation. A write ends at the earliest transition when S-CS1# goes high

and S-WE# goes high. The t

WP

is measured from the beginning of write to the end of write.

3. t

AS

is measured from the address valid to the beginning of write.

4. t

WP

is measured from S-CS1# going low to end of write.

5. t

WR

is measured from the end of write to the address change. t

WR

applied in case a write ends as S-CS1#

or S-WE# going high.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

38

Datasheet

Figure 10. AC Waveform: SRAM Write Operations

High Z

Data In

Address Stable

Device

Address Selection

Standby

ADDRESSES (A)

V

IH

V

IL

V

IH

V

IL

CS

1

# (E

1

)

V

IH

V

IL

V

OH

V

OL

V

IH

OE# (G)

WE# (W)

DATA (D/Q)

UB#, LB#

High Z

V

IH

V

IL

W1

W8

CS

2

(E

2

)

V

IH

V

IL

V

IH

W9

W6

W5

W2

W3

W4

W7

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

39

5.11

SRAM Data Retention Characteristics

Extended

Temperature

Table 19. SRAM Data Retention Characteristics

(1)

—Extended Temperature

Sym

Parameter

Note

Min

Typ

Max

Unit

Test Conditions

V

DR

S-V

CC

for Data Retention

2

1.5

3.3

V

CS

1

#

V

CC –

0.2 V

I

DR

Deep Retention Current -

8-Mbit

6

µA

S-V

CC

= 1.5 V

CS

1

#

V

CC –

0.2 V

Deep Retention Current -

4-Mbit

5

µA

Deep Retention Current -

2-Mbit

4

µA

t

SDR

Data Retention Set-up Time

0

ns

See Data Retention Waveform

t

RDR

Recovery Time

t

RC

ns

NOTES:

1. Typical values at nominal S-V

CC

, T

CASE

= +25 °C.

2. S-CS1#

 

V

CC –

0.2 V, S-CS2

 

V

CC –

0.2 V (S-CS1# controlled) or S-CS2

0.2 V (S-CS2 controlled).

Figure 11. SRAM Data Retention Waveform

V

CC

3.0/2.7V

CS

1

# (E

1

)

2.2V

V

DR

CS

2

(E

2

)

GND

V

CC

3.0/2.7V

0.4V

V

DR

GND

CS

1

# Controlled

CS

2

Controlled

Data Retention Mode

t

SDR

t

RDR

Data Retention Mode

t

SDR

t

RDR

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

40

Datasheet

6.0

Migration Guide Information

Typically, it is important to discuss footprint migration compatibility between a new product and

existing products. In this specific case, the Stacked-CSP allows the system designer to remove two

separate memory footprints for individual flash and SRAM and replace them with a single

footprint, thus resulting in an overall reduction in board space required. This implies that a new

printed circuit board would be used to take advantage of this feature.

Since the flash in Stacked-CSP shares the same features as the Advanced+ Boot Block Features,

conversions from the Advanced Boot Block are described in AP-658 Designing for Upgrade to the

Advanced+ Boot Block Flash Memory, order number 292216.

Please contact your local Intel representation for detailed information about specific Flash +

SRAM system migrations.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

41

7.0

System Design Considerations

This section contains information that would have been contained in a product design guide in

earlier generations. In an effort to simplify the amount of documentation, relevant system design

considerations have been combined into this document.

7.1

Background

The Intel Advanced+ Boot Block Stacked chip scale package combines the features of the

Advanced+ Boot Block flash memory architecture with a low-power SRAM to achieve an overall

reduction in system board space. This enables applications to integrate security with simple

software and hardware configurations, while also combining the system SRAM and flash into one

common footprint. This section discusses how to take full advantage of the 3 Volt Advanced+ Boot

Block Stacked Chip Scale Package.

7.1.1

Flash + SRAM Footprint Integration

The Stacked Chip Scale Package memory solution can be used to replace a subset of the memory

subsystem within a design. Where a previous design may have used two separate footprints for

SRAM and Flash, you can now replace with the industry-standard I-ballout of the Stacked-CSP

device. This allows for an overall reduction in board space, which allows the design to integrate

both the flash and the SRAM into one component.

7.1.2

Advanced+ Boot Block Flash Memory Features

Advanced+ Boot Block adds the following new features to Intel Advanced Boot Block

architecture:

Instant, individual block locking provides software/hardware controlled, independent locking/

unlocking of any block with zero latency to protect code and data.

A 128-bit Protection Register enables system security implementations.

Improved 12 V production programming simplifies the system configuration required to

implement 12 V fast programming.

Common Flash Interface (CFI) provides component information on the chip to allow software-

independent device upgrades.

For more information on specific advantages of the Advanced+ Boot Block Flash Memory, please

see AP-658 Designing with the Advanced+ Boot Block Flash Memory Architecture.

7.2

Flash Control Considerations

The flash device is protected against accidental block erasure or programming during power

transitions. Power supply sequencing is not required, since

 

the device is indifferent as to which

power supply, F-VPP or F-VCC, powers-up first. Example flash power supply configurations are

shown in

Figure 12, “Example Power Supply Configurations” on page 42

.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

42

Datasheet

7.2.1

F-RP# Connected to System Reset

The use of F-RP# during system reset is important with automated program/erase devices since the

system expects to read from the flash memory when it comes out of reset. If a CPU reset occurs

without a flash memory reset, proper CPU initialization will not occur because the flash memory

may be providing status information instead of array data. Intel recommends connecting F-RP# to

the system CPU RESET# signal to allow proper CPU/flash initialization following system reset.

System designers must guard against spurious writes when F-V

CC

voltages are above V

LKO

. Since

both F-WE# and F-CE# must be low for a command write, driving either signal to V

IH

will inhibit

writes to the device. The CUI architecture provides additional protection since alteration of

memory contents can only occur after successful completion of the two-step command sequences.

The device is also disabled until F-RP# is brought to V

IH

, regardless of the state of its control

inputs.

By holding the device in reset (F-RP# connected to system PowerGood) during power-up/down,

invalid bus conditions during power-up can be masked, providing yet another level of memory

protection.

7.2.2

F-V

CC

, F-V

PP

and F-RP# Transition

The CUI latches commands as issued by system software and is not altered by F-V

PP

or F-CE#

transitions or WSM actions. Its default state upon power-up, after exit from reset mode or after

F-V

CC

transitions above V

LKO

(Lockout voltage), is read array mode.

After any program or block erase operation is complete (even after F-V

PP

transitions down to

V

PPLK

), the CUI must be reset to read array mode via the Read Array command if access to the

flash memory array is desired.

NOTE: 1. A resistor can be used if the F-V

CC

supply can sink adequate current based on resistor value.

Figure 12. Example Power Supply Configurations

V

CC

V

PP

12 V Fast Programming

Absolute Write Protection With V

PP

V

PPLK

System Supply

12 V Supply

10

K

V

CC

V

PP

System Supply

12 V Supply

Low Voltage and 12 V Fast Programming

V

CC

V

PP

System Supply

Prot#

(Logic Signal)

V

CC

V

PP

System Supply

Low-Voltage Programming

Low-Voltage Programming

Absolute Write Protection via Logic Signal

(Note 1)

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

43

7.3

Noise Reduction

Stacked-CSP memory’s power switching characteristics require careful device decoupling. System

designers should consider three supply current issues for both the flash and SRAM:

1.

Standby current levels (I

CCS

)

2.

Read current levels (I

CCR

)

3.

Transient peaks produced by falling and rising edges of F-CE#, S-CS1#, and S-CS2.

Transient current magnitudes depend on the device outputs’ capacitive and inductive loading. Two-

line control and proper decoupling capacitor selection will suppress these transient voltage peaks.

Each device should have a capacitors between individual power (F-VCC, F-VCCQ

,

F-VPP

,

S-VCC) and ground (GND) signals. High-frequency, inherently low-inductance capacitors should

be placed as close as possible to the package leads.

Noise issues within a system can cause devices to operate erratically if it is not adequately filtered.

In order to avoid any noise interaction issues within a system, it is recommended that the design

contain the appropriate number of decoupling capacitors in the system. Noise issues can also be

reduced if leads to the device are kept very short, in order to reduce inductance.

Decoupling capacitors between V

CC

and V

SS

reduce voltage spikes by supplying the extra current

needed during switching. Placing these capacitors as close to the device as possible reduces line

inductance. The capacitors should be low inductance capacitors; surface mount capacitors typically

exhibit lower inductance.

It is highly recommended that systems use a 0.1

µ

f capacitor for each of the D9, D10, A10 and E4

grid ballout locations (see

Figure 1, “66-Ball Stacked Chip Scale Package” on page 8

for ballout).

These capacitors are necessary to avoid undesired conditions created by excess noise. Smaller

capacitors can be used to decouple higher frequencies.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

44

Datasheet

NOTES:

1. Substrate connections refer to ballout locations shown in

Figure 1, “66-Ball Stacked Chip Scale Package” on

page 8

.

2. 0.1

µ

f capacitors should be used with D9, D10, A10and E4.

3. Some SRAM devices do not have a S-VSSQ; in this case, this pad is a S-VSS.

4. Some SRAM devices do not have a S-VSSQ; in this case, this pad is a VCC.

7.4

Simultaneous Operation

The term simultaneous operation in used to describe the ability to read or write to the SRAM while

also programming or erasing flash. In addition, F-CE#, S-CS1# and S-CS2 should not be enabled at

the same time. (See

Table 2, “3 Volt Intel® Advanced+ Boot Block Stacked-CSP Ball

Descriptions” on page 9

for a summary of recommended operating modes.) Simultaneous

operation of the can be summarized by the following:

SRAM read/write are during a Flash Program or Erase Operation are allowed.

Simultaneous Bus Operations between the Flash and SRAM are not allowed (because of bus

contention).

Figure 13. Typical Flash + SRAM Substrate Power and Ground Connections

S-V

SSQ

D10

SRAM DIE

FLASH DIE

SUBSTRATE

XX

S-X

F-X

Substrate connection to package ball

SRAM die bond pad connection

Flash die bond pad connection

S-V

CCQ

S-V

CC

S-V

SS

F-V

PP

F-V

SSQ

F-V

CC

F-V

CCQ

F-V

SS

H8

A9

D9

E4

D3

A10

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

45

7.4.1

SRAM Operation during Flash “Busy”

This functionality provides the ability to use both the flash and the SRAM “at the same time”

within a system, similar to the operation of two devices with separate footprints. This operation can

be achieved by following the appropriate timing constraints within a system.

7.4.2

Simultaneous Bus Operations

Operations that require both the SRAM and Flash to be in active mode are disallowed. An example

of these cases would include simultaneous reads on both the flash and SRAM, which would result

in contention for the data bus. Finally, a read of one device while attempting to write to the other

(similar to the conditions of direct memory access (DMA) operation) are also not within the

recommended operating conditions. Basically, only one memory can drive the outputs out the

device at one given point in time.

7.5

Printed Circuit Board Notes

The Intel Stacked-CSP will save significant space on your PCB by combining two chips into one

BGA style package. Intel Stacked-CSP has a 0.8 mm pitch that can be routed on your Printed

Circuit Board with conventional design rules. Trace widths of 0.127 mm (0.005 inches) are typical.

Unused balls in the center of the package are not populated to further increase the routing options.

Standard surface mount process and equipment can be used for the Intel Stacked-CSP.

NOTE: Top View

7.6

System Design Notes Summary

The Advanced+ Boot Block Stacked-CSP allows higher levels of memory component integration.

Different power supply configurations can be used within the system to achieve different

objectives. At least three different 0.1 µf capacitors should be used to decouple the devices within a

system. SRAM reads or writes during a flash program or erase are supported operations. Standard

printed circuit board technology can be used.

Figure 14. Standard PCB Design Rules Can be Used with Stacked-CSP Device

Land Pad Diameter: 0.35 mm (0.0138 in)

Solder Mask Opening: 0.50 mm (0.0198 in)

Trace Width: 0.127 mm (0.005 in)

Trace Spaces: 0.160 mm (0.00625 in)

Via Capture Pad: 0.51 mm (0.020 in)

Via Drill Size: 0.25 mm (0.010 in)

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

46

Datasheet

Appendix A Program/Erase Flowcharts

Figure 15. Automated Word Programming Flowchart

Start

Write 40H

Program Address/Data

Read Status Register

SR.7 = 1?

Full Status

Check if Desired

Program Complete

Read Status Register

Data (See Above)

V

PP

Range Error

Programming Error

Attempted Program to

Locked Block - Aborted

Program Successful

SR.3 =

SR.4 =

SR.1 =

FULL STATUS CHECK PROCEDURE

Bus Operation

Write

Write

Standby

Repeat for subsequent programming operations.

SR Full Status Check can be done after each program or after a sequence of

program operations.

Write FFH after the last program operation to reset device to read array mode.

Bus Operation

Standby

Standby

SR.3 MUST be cleared, if set during a program attempt, before further

attempts are allowed by the Write State Machine.

SR.1, SR.3 and SR.4 are only cleared by the Clear Staus Register Command,

in cases where multiple bytes are programmed before full status is checked.

If an error is detected, clear the status register before attempting retry or other

error recovery.

No

Yes

1

0

1

0

1

0

Command

Program Setup

Program

Comments

Data = 40H

Data = Data to Program

Addr = Location to Program

Check SR.7

1 = WSM Ready

0 = WSM Busy

Command

Comments

Check SR.3

1 = V

PP

Low Detect

Check SR.1

1 = Attempted Program to

Locked Block - Program

Aborted

Read

Status Register Data Toggle

CE# or OE# to Update Status

Register Data

Standby

Check SR.4

1 = V

PP

Program Error

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

47

0645_13

Figure 16. Program Suspend/Resume Flowchart

Start

Write B0H

Read Status Register

No

Comments

Data = B0H

Addr = X

Data = FFH

Addr = X

SR.7 =

SR.2 =

1

Write FFH

Read Array Data

Program Completed

Done

Reading

Yes

Write FFH

Write D0H

Program Resumed

Read Array Data

0

1

Read array data from block

other than the one being

programmed.

Status Register Data Toggle

CE# or OE# to Update Status

Register Data

Addr = X

Check SR.7

1 = WSM Ready

0 = WSM Busy

Check SR.2

1 = Program Suspended

0 = Program Completed

Data = D0H

Addr = X

Bus

Operation

Command

0

Write 70H

Status Register Data Toggle

CE# or OE# to Update Status

Register Data

Addr = X

Write

Write

Write

Read

Read

Standby

Standby

Write

Data = 70H

Addr = X

Command

Program

Suspend

Read Status

Read Array

Program

Resume

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

48

Datasheet

0645_14

Figure 17. Automated Block Erase Flowchart

Start

Write 20H

Write D0H and

Block Address

Read Status Register

SR.7 =

Full Status

Check if Desired

Block Erase Complete

FULL STATUS CHECK PROCEDURE

Bus Operation

Write

Write

Standby

Repeat for subsequent block erasures.

Full Status Check can be done after each block erase or after a sequence of

block erasures.

Write FFH after the last write operation to reset device to read array mode.

Bus Operation

Standby

SR. 1 and 3 MUST be cleared, if set during an erase attempt, before further

attempts are allowed by the Write State Machine.

SR.1, 3, 4, 5 are only cleared by the Clear Staus Register Command, in cases

where multiple bytes are erased before full status is checked.

If an error is detected, clear the status register before attempting retry or other

error recovery.

No

Yes

Suspend Erase

Suspend

Erase Loop

1

0

Standby

Command

Erase Setup

Erase Confirm

Comments

Data = 20H

Addr = Within Block to Be

Erased

Data = D0H

Addr = Within Block to Be

Erased

Check SR.7

1 = WSM Ready

0 = WSM Busy

Command

Comments

Check SR.3

1 = V

PP

Low Detect

Check SR.4,5

Both 1 = Command Sequence

Error

Read Status Register

Data (See Above)

V

PP

Range Error

Command Sequence

Error

Block Erase

Successful

SR.3 =

SR.4,5 =

1

0

1

0

Block Erase Error

SR.5 =

1

0

Attempted Erase of

Locked Block - Aborted

SR.1 =

1

0

Read

Status Register Data Toggle

CE# or OE# to Update Status

Register Data

Standby

Check SR.5

1 = Block Erase Error

Standby

Check SR.1

1 = Attempted Erase of

Locked Block - Erase Aborted

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

49

0645_15

Figure 18. Erase Suspend/Resume Flowchart

Start

Write B0H

Read Status Register

No

Comments

Data = B0H

Addr = X

Data = FFH

Addr = X

SR.7 =

SR.6 =

1

Write FFH

Read Array Data

Erase Completed

Done

Reading

Yes

Write FFH

Write D0H

Erase Resumed

Read Array Data

0

1

Read array data from block

other than the one being

erased.

Status Register Data Toggle

CE# or OE# to Update Status

Register Data

Addr = X

Check SR.7

1 = WSM Ready

0 = WSM Busy

Check SR.6

1 = Erase Suspended

0 = Erase Completed

Data = D0H

Addr = X

Bus

Operation

Write

Standby

Write

Read

Standby

Read

Command

0

Write 70H

Status Register Data Toggle

CE# or OE# to Update Status

Register Data

Addr = X

Write

Write

Data = 70H

Addr = X

Command

Erase Suspend

Read Status

Read Array

Erase Resume

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

50

Datasheet

0645_16

Figure 19. Locking Operations Flowchart

Start

Write 60H

(Configuration Setup)

No

Comments

Data = 60H

Addr = X

Write 90H

(Read Configuration)

Read Block Lock Status

Locking

Change

Confirmed?

Locking Change

Complete

Bus

Operation

Write

Command

Write

01H, D0H, or 2FH

Write

Write

Data= 01H (Lock Block)

D0H (Unlock Block)

2FH (Lockdown Block)

Addr=Within block to lock

Command

Config. Setup

Lock, Unlock,

or Lockdown

Data = 90H

Addr = X

Write

(Optional)

Read

Configuration

Block Lock Status Data

Addr = Second addr of block

Read

(Optional)

Block Lock

Status

Confirm Locking Change on

DQ

1

, DQ

0

. (See Block Locking

State Table for valid

combinations.)

Standby

(Optional)

O

p

ti

onal

Write FFh

(Read Array)

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

51

0645_17

Figure 20. Protection Register Programming Flowchart

Start

Write C0H

(Protection Reg.

Program Setup)

Write Protect. Register

Address/Data

Read Status Register

SR.7 = 1?

Full Status

Check if Desired

Program Complete

Read Status Register

Data (See Above)

V

PP

Range Error

Protection Register

Programming Error

Attempted Program to

Locked Register -

Aborted

Program Successful

SR.3, SR.4 =

SR.1, SR.4 =

SR.1, SR.4 =

FULL STATUS CHECK PROCEDURE

Bus Operation

Write

Write

Standby

Protection Program operations can only be addressed within the protection

register address space. Addresses outside the defined space will return an

error.

Repeat for subsequent programming operations.

SR Full Status Check can be done after each program or after a sequence of

program operations.

Write FFH after the last program operation to reset device to read array mode.

Bus Operation

Standby

Standby

SR.3 MUST be cleared, if set during a program attempt, before further

attempts are allowed by the Write State Machine.

SR.1, SR.3 and SR.4 are only cleared by the Clear Staus Register Command,

in cases of multiple protection register program operations before full status is

checked.

If an error is detected, clear the status register before attempting retry or other

error recovery.

No

Yes

1, 1

0,1

1,1

Command

Protection Program

Setup

Protection Program

Comments

Data = C0H

Data = Data to Program

Addr = Location to Program

Check SR.7

1 = WSM Ready

0 = WSM Busy

Command

Comments

SR.1 SR.3 SR.4

0

1

1

V

PP

Low

0

0

1

Prot. Reg.

Prog. Error

1

0

1

Register

Locked:

Aborted

Read

Status Register Data Toggle

CE# or OE# to Update Status

Register Data

Standby

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

52

Datasheet

Appendix B CFI Query Structure

This appendix defines the data structure or “database” returned by the Common Flash Interface

(CFI) Query command. System software should parse this structure to gain critical information

such as block size, density, x8/x16, and electrical specifications. Once this information has been

obtained, the software will know which command sets to use to enable flash writes, block erases,

and otherwise control the flash component. The Query is part of an overall specification for

multiple command set and control interface descriptions called Common Flash Interface, or CFI.

B.1

Query Structure Output

The Query “database” allows system software to gain information for controlling the flash

component. This section describes the device’s CFI-compliant interface that allows the host system

to access Query data.

Query data are always presented on the lowest-order data outputs (DQ

0-7

) only. The numerical

offset value is the address relative to the maximum bus width supported by the device. On this

family of devices, the Query table device starting address is a 10h, which is a word address for x16

devices.

For a word-wide (x16) device, the first two bytes of the Query structure, “Q” and “R” in ASCII,

appear on the low byte at word addresses 10h and 11h. This CFI-compliant device outputs 00h data

on upper bytes. Thus, the device outputs ASCII “Q” in the low byte (DQ

0-7

) and 00h in the high

byte (DQ

8-15

).

At Query addresses containing two or more bytes of information, the least significant data byte is

presented at the lower address, and the most significant data byte is presented at the higher address.

In all of the following tables, addresses and data are represented in hexadecimal notation, so the

“h” suffix has been dropped. In addition, since the upper byte of word-wide devices is always

“00h,” the leading “00” has been dropped from the table notation and only the lower byte value is

shown. Any x16 device outputs can be assumed to have 00h on the upper byte in this mode.

Table 20. Summary of Query Structure Output as a Function of Device and Mode

Device

Hex Offset

Code

ASCII Value

Device Address

10:

51

“Q”

11:

52

“R”

12:

59

“Y”

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

53

B.2

Query Structure Overview

The Query command causes the flash component to display the Common Flash Interface (CFI)

Query structure or “database.” The structure sub-sections and address locations are summarized

below.

Table 21. Example of Query Structure Output of x16 and x8 Devices

Word Addressing

Byte Addressing

Offset

Hex Code

Value

Offset

Hex Code

Value

A

15

–A

0

D

15

–D

0

A

7

–A

0

D

7

–D

0

0010h

0051

“Q”

10h

51

“Q”

0011h

0052

“R”

11h

52

“R”

0012h

0059

“Y”

12h

59

“Y”

0013h

P_IDLO

PrVendor

13h

P_IDLO

PrVendor

0014h

P_IDHI

ID #

14h

P_IDLO

ID #

0015h

PLO

PrVendor

15h

P_IDHI

ID #

0016h

PHI

TblAdr

16h

...

...

0017h

A_IDLO

AltVendor

17h

0018h

A_IDHI

ID #

18h

...

...

...

...

Table 22. Query Structure

Offset

Sub-Section Name

Description

Notes

00h

Manufacturer Code

1

01h

Device Code

1

(BA+2)h

Block Status Register

Block-specific information

1,2

04-0Fh

Reserved

Reserved for vendor-specific information

1

10h

CFI Query Identification String

Command set ID and vendor data offset

1

1Bh

System Interface Information

Device timing & voltage information

1

27h

Device Geometry Definition

Flash device layout

1

P

Primary Intel-Specific Extended

Query Table

Vendor-defined additional information specific to the

Primary Vendor Algorithm

1,3

NOTES:

1. Refer to the Query Structure Output section and offset 28h for the detailed definition of offset address as a

function of device bus width and mode.

2. BA = The beginning location of a Block Address (e.g., 08000h is the beginning location of block 1 when the

block size is 32 Kword).

3. Offset 15 defines “P” which points to the Primary Intel-specific Extended Query Table.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

54

Datasheet

B.3

Block Lock Status Register

The Block Status Register indicates whether an erase operation completed successfully or whether

a given block is locked or can be accessed for flash program/erase operations.

Block Erase Status (BSR.1) allows system software to determine the success of the last block erase

operation. BSR.1 can be used just after power-up to verify that the V

CC

supply was not

accidentally removed during an erase operation. This bit is only reset by issuing another erase

operation to the block. The Block Status Register is accessed from word address 02h within each

block.

B.4

CFI Query Identification String

The Identification String provides verification that the component supports the Common Flash

Interface specification. It also indicates the specification version and supported vendor-specified

command set(s).

Table 23. Block Status Register

Offset

Length

Description

Address

Value

Notes

(BA+2)h

1

Block Lock Status Register

BA+2:

--00 or --01

1

BSR.0 Block Lock Status

0 = Unlocked

1 = Locked

BA+2:

(bit 0): 0 or 1

BSR.1 Block Lock-Down Status

0 = Not locked down

1 = Locked down

BA+2:

(bit 1): 0 or 1

BSR 2–7: Reserved for future use

BA+2:

(bit 2–7): 0

NOTE: 1. BA = The beginning location of a Block Address (i.e., 008000h is the beginning location of block 1

in word mode.)

Table 24. CFI Identification

Offset

Length

Description

Addr.

Hex

Code

Value

10h

3

Query-unique ASCII string “QRY“

10

--51

“Q”

11:

--52

“R”

12:

--59

“Y”

13h

2

Primary vendor command set and control interface ID code.

13:

--03

16-bit ID code for vendor-specified algorithms

14:

--00

15h

2

Extended Query Table primary algorithm address

15:

--35

16:

--00

17h

2

Alternate vendor command set and control interface ID code

17:

--00

0000h means no second vendor-specified algorithm exists

18:

--00

19h

2

Secondary algorithm Extended Query Table address.

19:

--00

0000h means none exists

1A:

--00

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

55

B.5

System Interface Information

Table 25. System Interface Information

Offset

Length

Description

Addr.

Hex

Code

Value

1Bh

1

V

CC

logic supply minimum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 BCD volts

1B:

--27

2.7 V

1Ch

1

V

CC

logic supply maximum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 BCD volts

1C:

--36

3.3 V

1Dh

1

V

PP

[programming] supply minimum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 HEX volts

1D:

--B4

11.4 V

1Eh

1

V

PP

[programming] supply maximum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 HEX volts

1E:

--C6

12.6 V

1Fh

1

“n” such that typical single word program time-out = 2

n

µs

1F:

--05

32 µs

1Bh

1

V

CC

logic supply minimum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 BCD volts

1B:

--27

2.7 V

1Ch

1

V

CC

logic supply maximum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 BCD volts

1C:

--36

3.3 V

1Dh

1

V

PP

[programming] supply minimum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 HEX volts

1D:

--B4

11.4 V

1Eh

1

V

PP

[programming] supply maximum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 HEX volts

1E:

--C6

12.6 V

1Fh

1

“n” such that typical single word program time-out = 2

n

µs

1F:

--05

32 µs

1Bh

1

V

CC

logic supply minimum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 BCD volts

1B:

--27

2.7 V

1Ch

1

V

CC

logic supply maximum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 BCD volts

1C:

--36

3.3 V

1Dh

1

V

PP

[programming] supply minimum program/erase voltage

bits 0–3 BCD 100 mV

bits 4–7 HEX volts

1D:

--B4

11.4 V

20h

1

“n” such that typical max. buffer write time-out = 2

n

µs

20:

--00

n/a

21h

1

“n” such that typical block erase time-out = 2

n

ms

21:

--0A

1 s

22h

1

“n” such that typical full chip erase time-out = 2

n

ms

22:

--00

n/a

23h

1

“n” such that maximum word program time-out = 2

n

times typical

23:

--04

512 µs

24h

1

“n” such that maximum buffer write time-out = 2

n

times typical

24:

--00

n/a

25h

1

“n” such that maximum block erase time-out = 2

n

times typical

25:

--03

8 s

26h

1

“n” such that maximum chip erase time-out = 2

n

times typical

26:

--00

NA

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

56

Datasheet

B.6

Device Geometry Definition

n

Table 26. Device Geometry Definition

Offset

Length

Description

Code

See Table Below

27h

1

“n” such that device size = 2

n

in number of bytes

27:

28h

2

Flash device interface: x8 async x16 async x8/x16 async

28:

--01

x16

28:00,29:00 28:01,29:00 28:02,29:00

29:

--00

2Ah

2

“n” such that maximum number of bytes in write buffer = 2

n

2A:

--00

0

2B:

--00

2Ch

1

Number of erase block regions within device:

1. x = 0 means no erase blocking; the device erases in “bulk”

2. x specifies the number of device or partition regions with one or

more contiguous same-size erase blocks.

3. Symmetrically blocked partitions have one blocking region

4. Partition size = (total blocks) x (individual block size)

2C:

--02

2

2Dh

4

Erase Block Region 1 Information

2D:

bits 0–15 = y, y+1 = number of identical-size erase blocks

2E:

bits 16–31 = z, region erase block(s) size are z x 256 bytes

2F:

30:

31h

4

Erase Block Region 2 Information

31:

bits 0–15 = y, y+1 = number of identical-size erase blocks

32:

bits 16–31 = z, region erase block(s) size are z x 256 bytes

33:

34:

Device Geometry Definition

Address

16-Mbit

32-Mbit

–B

–T

–B

–T

27:

--15

--15

--16

--16

28:

--01

--01

--01

--01

29:

--00

--00

--00

--00

2A:

--00

--00

--00

--00

2B:

--00

--00

--00

--00

2C:

--02

--02

--02

--02

2D:

--07

--1E

--07

--3E

2E:

--00

--00

--00

--00

2F:

--20

--00

--20

--00

30:

--00

--01

--00

--01

31:

--1E

--07

--3E

--07

32:

--00

--00

--00

--00

33:

--00

--20

--00

--20

34:

--01

--00

--01

--00

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

57

B.7

Intel-Specific Extended Query Table

Certain flash features and commands are optional. The Intel-Specific Extended Query table

specifies this and other similar types of information.

Table 27. Primary-Vendor Specific Extended Query

Offset

(1)

P = 35h

Length

Description

(Optional Flash Features and Commands)

Addr.

Hex

Code

Value

(P+0)h

3

Primary extended query table

35:

--50

“P”

(P+1)h

Unique ASCII string “PRI”

36:

--52

“R”

(P+2)h

37:

--49

“I”

(P+3)h

1

Major version number, ASCII

38:

--31

“1”

(P+4)h

1

Minor version number, ASCII

39:

--30

“0”

(P+5)h

4

Optional feature and command support (1=yes, 0=no)

3A:

--66

(P+6)h

bits 9–31 are reserved; undefined bits are “0.” If bit 31 is “1” then

another 31 bit field of optional features follows at the end of the bit-30

field.

3B:

--00

(P+7)h

3C:

--00

(P+8)h

3D:

--00

bit 0 Chip erase supported

bit 0 = 0

No

bit 1 Suspend erase supported

bit 1 = 1

Yes

bit 2 Suspend program supported

bit 2 = 1

Yes

bit 3 Legacy lock/unlock supported

bit 3 = 0

No

bit 4 Queued erase supported

bit 4 = 0

No

bit 5 Instant individual block locking supported

bit 5 = 1

Yes

bit 6 Protection bits supported

bit 6 = 1

Yes

bit 7 Page mode read supported

bit 7 = 0

No

bit 8 Synchronous read supported

bit 8 = 0

No

(P+9)h

1

Supported functions after suspend: read array, status, query

Other supported operations are:

bits 1–7 reserved; undefined bits are “0”

3E:

--01

bit 0 Program supported after erase suspend

bit 0 = 1

Yes

(P+A)h

2

Block status register mask

3F:

--03

(P+B)h

bits 2–15 are Reserved; undefined bits are “0”

40:

--00

bit 0 Block Lock-Bit Status register active

bit 0 = 1

Yes

bit 1 Block Lock-Down Bit Status active

bit 1 = 1

Yes

(P+C)h

1

V

CC

logic supply highest performance program/erase voltage

bits 0–3 BCD value in 100 mV

bits 4–7 BCD value in volts

41:

--33

3.3 V

(P+D)h

1

V

PP

optimum program/erase supply voltage

bits 0–3 BCD value in 100 mV

bits 4–7 HEX value in volts

42:

--C0

12.0 V

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

58

Datasheet

Table 28. Protection Register Information

Offset

(1)

P = 35h

Length

Description

(Optional Flash Features and Commands)

Addr.

Hex

Code

Value

(P+E)h

1

Number of Protection register fields in JEDEC ID space.

“00h,” indicates that 256 protection bytes are available

43:

--01

01

(P+F)h

4

Protection Field 1: Protection Description

44:

--80

80h

(P+10)h

This field describes user-available One Time Programmable (OTP)

Protection register bytes. Some are pre-programmed with device-

unique serial numbers. Others are user programmable. Bits 0–15 point

to the Protection register Lock byte, the section’s first byte. The

following bytes are factory pre-programmed and user-programmable.

45:

--00

00h

(P+11)h

bits 0–7 = Lock/bytes JEDEC-plane physical low address

bits 8–15 = Lock/bytes JEDEC -plane physical high address

bits 16–23 = “n” such that 2

n

= factory pre- programmed bytes

bits 24–31 = “n” such that 2

n

= user programmable bytes

46:

--03

8 byte

(P+12)h

47:

--03

8 byte

(P+13)h

Reserved for future use

48:

NOTE: 1. The variable P is a pointer which is defined at CFI offset 15h.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

59

Appendix C Word-Wide Memory Map Diagrams

16-Mbit, 32-Mbit 64-Mbit [future], Word-Wide Memory Addressing

Top Boot

Bottom Boot

Size

(KW)

16-Mbit

32-Mbit

64-Mbit

Size

(KW)

16-Mbit

32-Mbit

64-Mbit

4

FF000-FFFFF

1FF000-1FFFFF

3FF000-3FFFFF

32

3F8000-3FFFFF

4

FE000-FEFFF

1FE000-1FEFFF

3FE000-3FEFFF

32

3F0000-3F7FFF

4

FD000-FDFFF

1FD000-1FDFFF

3FD000-3FDFFF

32

3E8000-3EFFFF

4

FC000-FCFFF

1FC000-1FCFFF

3FC000-3FCFFF

32

3E0000-3E7FFF

4

FB000-FBFFF

1FB000-1FBFFF

3FB000-3FBFFF

32

3D8000-3DFFFF

4

FA000-FAFFF

1FA000-1FAFFF

3FA000-3FAFFF

32

3D0000-3D7FFF

4

F9000-F9FFF

1F9000-1F9FFF

3F9000-3F9FFF

32

3C8000-3CFFFF

4

F8000-F8FFF

1F8000-1F8FFF

3F8000-3F8FFF

32

3C0000-3C7FFF

32

F0000-F7FFF

1F0000-1F7FFF

3F0000-3F7FFF

32

3B8000-3BFFFF

32

E8000-EFFFF

1E8000-1EFFFF

3E8000-3EFFFF

32

3B0000-3B7FFF

32

E0000-E7FFF

1E0000-1E7FFF

3E0000-3E7FFF

32

3A8000-3AFFFF

32

D8000-DFFFF

1D8000-1DFFFF

3D8000-3DFFFF

32

3A0000-3A7FFF

32

D0000-D7FFF

1D0000-1D7FFF

3D0000-3D7FFF

32

398000-39FFFF

32

C8000-CFFFF

1C8000-1CFFFF

3C8000-3CFFFF

32

390000-397FFF

32

C0000-C7FFF

1C0000-1C7FFF

3C0000-3C7FFF

32

388000-38FFFF

32

B8000-BFFFF

1B8000-1BFFFF

3B8000-3BFFFF

32

380000-387FFF

32

B0000-B7FFF

1B0000-1B7FFF

3B0000-3B7FFF

32

378000-37FFFF

32

A8000-AFFFF

1A8000-1AFFFF

3A8000-3AFFFF

32

370000-377FFF

32

A0000-A7FFF

1A0000-1A7FFF

3A0000-3A7FFF

32

368000-36FFFF

32

98000-9FFFF

198000-19FFFF

398000-39FFFF

32

360000-367FFF

32

90000-97FFF

190000-197FFF

390000-397FFF

32

358000-35FFFF

32

88000-8FFFF

188000-18FFFF

388000-38FFFF

32

350000-357FFF

32

80000-87FFF

180000-187FFF

380000-387FFF

32

348000-34FFFF

32

78000-7FFFF

178000-17FFFF

378000-37FFFF

32

340000-347FFF

32

70000-77FFF

170000-177FFF

370000-377FFF

32

338000-33FFFF

32

68000-6FFFF

168000-16FFFF

368000-36FFFF

32

330000-337FFF

32

60000-67FFF

160000-167FFF

360000-367FFF

32

328000-32FFFF

32

58000-5FFFF

158000-15FFFF

358000-35FFFF

32

320000-327FFF

32

50000-57FFF

150000-157FFF

350000-357FFF

32

318000-31FFFF

32

48000-4FFFF

148000-14FFFF

348000-34FFFF

32

310000-317FFF

32

40000-47FFF

140000-147FFF

340000-347FFF

32

308000-30FFFF

32

38000-3FFFF

138000-13FFFF

338000-33FFFF

32

300000-307FFF

32

30000-37FFF

130000-137FFF

330000-337FFF

32

2F8000-2FFFFF

32

28000-2FFFF

128000-12FFFF

328000-32FFFF

32

2F0000-2F7FFF

32

20000-27FFF

120000-127FFF

320000-327FFF

32

2E8000-2EFFFF

32

18000-1FFFF

118000-11FFFF

318000-31FFFF

32

2E0000-2E7FFF

32

10000-17FFF

110000-117FFF

310000-317FFF

32

2D8000-2DFFFF

32

08000-0FFFF

108000-10FFFF

308000-30FFFF

32

2D0000-2D7FFF

32

00000-07FFF

100000-107FFF

300000-307FFF

32

2C8000-2CFFFF

32

0F8000-0FFFFF

2F8000-2FFFFF

32

2C0000-2C7FFF

32

0F0000-0F7FFF

2F0000-2F7FFF

32

2B8000-2BFFFF

32

0E8000-0EFFFF

2E8000-2EFFFF

32

2B0000-2B7FFF

32

0E0000-0E7FFF

2E0000-2E7FFF

32

2A8000-2AFFFF

32

0D8000-0DFFFF

2D8000-2DFFFF

32

2A0000-2A7FFF

32

0D0000-0D7FFF

2D0000-2D7FFF

32

298000-29FFFF

32

0C8000-0CFFFF

2C8000-2CFFFF

32

290000-297FFF

32

0C0000-0C7FFF

2C0000-2C7FFF

32

288000-28FFFF

32

0B8000-0BFFFF

2B8000-2BFFFF

32

280000-287FFF

32

0B0000-0B7FFF

2B0000-2B7FFF

32

278000-27FFFF

32

0A8000-0AFFFF

2A8000-2AFFFF

32

270000-277FFF

This column continues on next page

This column continues on next page

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

60

Datasheet

16-Mbit, 32-Mbit, and 64-Mbit [future], Word-Wide Memory Addressing

Top Boot

Bottom Boot

Size

(KW)

16-Mbit

32-Mbit

64-Mbit

Size

(KW)

16-Mbit

32-Mbit

64-Mbit

32

0A0000-0A7FFF

2A0000-2A7FFF

32

268000-26FFFF

32

098000-09FFFF

298000-29FFFF

32

260000-267FFF

32

090000-097FFF

290000-297FFF

32

258000-25FFFF

32

088000-08FFFF

288000-28FFFF

32

250000-257FFF

32

080000-087FFF

280000-287FFF

32

248000-24FFFF

32

078000-07FFFF

278000-27FFFF

32

240000-247FFF

32

070000-077FFF

270000-277FFF

32

238000-23FFFF

32

068000-06FFFF

268000-26FFFF

32

230000-237FFF

32

060000-067FFF

260000-267FFF

32

228000-22FFFF

32

058000-05FFFF

258000-25FFFF

32

220000-227FFF

32

050000-057FFF

250000-257FFF

32

218000-21FFFF

32

048000-04FFFF

248000-24FFFF

32

210000-217FFF

32

040000-047FFF

240000-247FFF

32

208000-20FFFF

32

038000-03FFFF

238000-23FFFF

32

200000-207FFF

32

030000-037FFF

230000-237FFF

32

1F8000-1FFFFF

1F8000-1FFFFF

32

028000-02FFFF

228000-22FFFF

32

1F0000-1F7FFF

1F0000-1F7FFF

32

020000-027FFF

220000-227FFF

32

1E8000-1EFFFF

1E8000-1EFFFF

32

018000-01FFFF

218000-21FFFF

32

1E0000-1E7FFF

1E0000-1E7FFF

32

010000-017FFF

210000-217FFF

32

1D8000-1DFFFF

1D8000-1DFFFF

32

008000-00FFFF

208000-21FFFF

32

1D0000-1D7FFF

1D0000-1D7FFF

32

000000-007FFF

200000-207FFF

32

1C8000-1CFFFF

1C8000-1CFFFF

32

1F8000-1FFFFF

32

1C0000-1C7FFF

1C0000-1C7FFF

32

1F0000-1F7FFF

32

1B8000-1BFFFF

1B8000-1BFFFF

32

1E8000-1EFFFF

32

1B0000-1B7FFF

1B0000-1B7FFF

32

1E0000-1E7FFF

32

1A8000-1AFFFF

1A8000-1AFFFF

32

1D8000-1DFFFF

32

1A0000-1A7FFF

1A0000-1A7FFF

32

1D0000-1D7FFF

32

198000-19FFFF

198000-19FFFF

32

1C8000-1CFFFF

32

190000-197FFF

190000-197FFF

32

1C0000-1C7FFF

32

188000-18FFFF

188000-18FFFF

32

1B8000-1BFFFF

32

180000-187FFF

180000-187FFF

32

1B0000-1B7FFF

32

178000-17FFFF

178000-17FFFF

32

1A8000-1AFFFF

32

170000-177FFF

170000-177FFF

32

1A0000-1A7FFF

32

168000-16FFFF

168000-16FFFF

32

198000-19FFFF

32

160000-167FFF

160000-167FFF

32

190000-197FFF

32

158000-15FFFF

158000-15FFFF

32

188000-18FFFF

32

150000-157FFF

150000-157FFF

32

180000-187FFF

32

148000-14FFFF

148000-14FFFF

32

178000-17FFFF

32

140000-147FFF

140000-147FFF

32

170000-177FFF

32

138000-13FFFF

138000-13FFFF

32

168000-16FFFF

32

130000-137FFF

130000-137FFF

32

160000-167FFF

32

128000-12FFFF

128000-12FFFF

32

158000-15FFFF

32

120000-127FFF

120000-127FFF

32

150000-157FFF

32

118000-11FFFF

118000-11FFFF

32

148000-14FFFF

32

110000-117FFF

110000-117FFF

32

140000-147FFF

32

108000-10FFFF

108000-10FFFF

32

138000-13FFFF

32

100000-107FFF

100000-107FFF

32

130000-137FFF

32

F8000-FFFFF

F8000-FFFFF

F8000-FFFFF

32

128000-12FFFF

32

F0000-F7FFF

F0000-F7FFF

F0000-F7FFF

32

120000-127FFF

32

E8000-EFFFF

E8000-EFFFF

E8000-EFFFF

32

118000-11FFFF

32

E0000-E7FFF

E0000-E7FFF

E0000-E7FFF

32

110000-117FFF

32

D8000-DFFFF

D8000-DFFFF

D8000-DFFFF

32

108000-10FFFF

32

D0000-D7FFF

D0000-D7FFF

D0000-D7FFF

32

100000-107FFF

32

C8000-CFFFF

C8000-CFFFF

C8000-CFFFF

32

0F8000-0FFFFF

32

C0000-C7FFF

C0000-C7FFF

C0000-C7FFF

This column continues on next page

This column continues on next page

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

61

16-Mbit, 32-Mbit, and 64-Mbit Word-Wide Memory Addressing

Top Boot

Bottom Boot

Size

(KW)

16-Mbit

32-Mbit

64-Mbit

Size

(KW)

16-Mbit

32-Mbit

64-Mbit

32

0F0000-0F7FFF

32

B8000-BFFFF

B8000-BFFFF

B8000-BFFFF

32

0E8000-0EFFFF

32

B0000-B7FFF

B0000-B7FFF

B0000-B7FFF

32

0E0000-0E7FFF

32

A8000-AFFFF

A8000-AFFFF

A8000-AFFFF

32

0D8000-0DFFFF

32

A0000-A7FFF

A0000-A7FFF

A0000-A7FFF

32

0D0000-0D7FFF

32

98000-9FFFF

98000-9FFFF

98000-9FFFF

32

0C8000-0CFFFF

32

90000-97FFF

90000-97FFF

90000-97FFF

32

0C0000-0C7FFF

32

88000-8FFFF

88000-8FFFF

88000-8FFFF

32

0B8000-0BFFFF

32

80000-87FFF

80000-87FFF

80000-87FFF

32

0B0000-0B7FFF

32

78000-7FFFF

78000-7FFFF

78000-7FFFF

32

0A8000-0AFFFF

32

70000-77FFF

70000-77FFF

70000-77FFF

32

0A0000-0A7FFF

32

68000-6FFFF

68000-6FFFF

68000-6FFFF

32

098000-09FFFF

32

60000-67FFF

60000-67FFF

60000-67FFF

32

090000-097FFF

32

58000-5FFFF

58000-5FFFF

58000-5FFFF

32

088000-08FFFF

32

50000-57FFF

50000-57FFF

50000-57FFF

32

080000-087FFF

32

48000-4FFFF

48000-4FFFF

48000-4FFFF

32

078000-07FFFF

32

40000-47FFF

40000-47FFF

40000-47FFF

32

070000-077FFF

32

38000-3FFFF

38000-3FFFF

38000-3FFFF

32

068000-06FFFF

32

30000-37FFF

30000-37FFF

30000-37FFF

32

060000-067FFF

32

28000-2FFFF

28000-2FFFF

28000-2FFFF

32

058000-05FFFF

32

20000-27FFF

20000-27FFF

20000-27FFF

32

050000-057FFF

32

18000-1FFFF

18000-1FFFF

18000-1FFFF

32

048000-04FFFF

32

10000-17FFF

10000-17FFF

10000-17FFF

32

040000-047FFF

32

08000-0FFFF

08000-0FFFF

08000-0FFFF

32

038000-03FFFF

4

07000-07FFF

07000-07FFF

07000-07FFF

32

030000-037FFF

4

06000-06FFF

06000-06FFF

06000-06FFF

32

028000-02FFFF

4

05000-05FFF

05000-05FFF

05000-05FFF

32

020000-027FFF

4

04000-04FFF

04000-04FFF

04000-04FFF

32

018000-01FFFF

4

03000-03FFF

03000-03FFF

03000-03FFF

32

010000-017FFF

4

02000-02FFF

02000-02FFF

02000-02FFF

32

008000-00FFFF

4

01000-01FFF

01000-01FFF

01000-01FFF

32

000000-007FFF

4

00000-00FFF

00000-00FFF

00000-00FFF

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

62

Datasheet

Appendix D Device ID Table

Table 29. Device ID

Read Configuration Address and Data

Item

Address

Data

Manufacturer Code

x16

00000

0089

Device Code

16-Mbit x 16-T

x16

00001

88C2

16-Mbit x 16-B

x16

00001

88C3

32-Mbit x 16-T

x16

00001

88C4

32-Mbit x 16-B

x16

00001

88C5

NOTE: Other locations within the configuration address space are reserved by Intel for future

use.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

63

Appendix E Protection Register Addressing

Table 30. Protection Register Addressing

Word-Wide Protection Register Addressing

Word

Use

A7

A6

A5

A4

A3

A2

A1

A0

LOCK

Both

1

0

0

0

0

0

0

0

0

Factory

1

0

0

0

0

0

0

1

1

Factory

1

0

0

0

0

0

1

0

2

Factory

1

0

0

0

0

0

1

1

3

Factory

1

0

0

0

0

1

0

0

4

User

1

0

0

0

0

1

0

1

5

User

1

0

0

0

0

1

1

0

6

User

1

0

0

0

0

1

1

1

7

User

1

0

0

0

1

0

0

0

NOTE: All address lines not specified in the above table must be 0 when accessing the Protection

Register, i.e., A

21–

A

8

= 0.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

64

Datasheet

Appendix F Mechanical and Shipping Media Details

F.1

Mechanical Specification

NOTE:

Shaded pins indicate upper address balls for 64-Mbit and 128-Mbit devices. In all Flash and SRAM combinations, 66

balls are populated on lower density devices. (Upper address balls are not populated).

Figure 21. Stacked-CSP: 12 x 8 Ball Matrix

E

1

2

3

4

5

6

7

8

A

B

C

D

E

F

G

H

9

10

11

12

A1

Index

D

1

2

3

4

5

6

7

8

A

B

C

D

E

F

G

H

9

10

11

12

S2

S1

b

e

Bottom View - Ball Up

Top View - Ball Down

A

A2

Y

A1

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

65

Table 31. Packaging Specifications (0.18µm and 0.25µm)

Millimeters

Inches

Sym

Min

Nom

Max

Min

Nom

Max

Package Height

A

1. 400

0.0551

Ball Height

A1

0.250

0.0098

Package Body Thickness

A2

0.960

0.0378

Ball Lead Diameter

b

0.350

0.400

0.450

0.0138

0.0157

0.0177

Package Body Length – 16-Mbit/2-Mbit

D

9.900

10.00

10.100

0.3898

0.3937

0.3976

Package Body Length –

32-Mbit/4-Mbit, 16-Mbit/4-Mbit

11.900

12.000

12.100

0.4685

0.4724

0.4764

Package Body Length –

32-Mbit/8-Mbit

13.900

14.000

14.100

0.5472

0.5512

0.5551

Package Body Width –

16-Mbit/2-Mbit, 16-Mbit/4-Mbit,

32-Mbit/4-Mbit, 32-Mbit/8-Mbit

E

7.900

8.000

8.100

0.3110

0.3150

0.3189

Pitch

e

0.800

0.0315

Ball (Lead) Count

N

66

66

Seating Plane Coplanarity

Y

0.100

0.0039

Corner to Ball A1 Distance Along E

16-Mbit/2-Mbit, 16-Mbit/4-Mbit,

32-Mbit/4-Mbit, 32-Mbit/8-Mbit

S1

1.100

1.200

1.300

0.0433

0.0472

0.0512

Corner to Ball A1 Distance Along D

16-Mbit/2-Mbit

S2

0.500

0.600

0.700

0.0197

0.0236

0.0276

Corner to Ball A1 Distance Along D

32-Mbit/4-Mbit, 16-Mbit/4-Mbit

1.500

1.600

1.700

0.0591

0.0630

0.0669

Corner to Ball A1 Distance Along D

32-Mbit/8-Mbit

2.500

2.600

2.700

0.0984

0.1024

0.1063

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

66

Datasheet

Table 32. Packaging Specifications (0.13µm)

Millimeters

Inches

Sym

Min

Nom

Max

Min

Nom

Max

Package Height

16/02-Mb, 16/04-Mb, 32/08-Mb

A

1. 200

0.0472

Package Height

32/04-Mb

1. 400

0.0551

Ball Height

16/02-Mb, 16/04-Mb, 32/08-Mb

A1

0.200

0.0079

Ball Height

32/04-Mb

0.250

0.0098

Package Body Thickness

16/02-Mb, 16/04-Mb, 32/08-Mb

A2

0.860

0.0339

Package Body Thickness

32/04-Mb

0.960

0.0378

Ball (Lead) Width

16/02-Mb, 16/04-Mb, 32/08-Mb

b

0.325

0.375

0.425

0.0128

0.0148

0.0167

Ball (Lead) Width

32/04-Mb

0.350

0.40

0.450

0.0138

0.0157

0.0177

Package Body Length

16/02-Mb, 16/04-Mb

D

9.900

10.000

10.100

0.3898

0.3937

0.3976

Package Body Length

32/04-Mb, 32/08-Mb

11.900

12.000

12.100

0.4685

0.4724

0.4764

Package Body Width

16/02-Mb, 16/04-Mb, 32/04-Mb, 32/08-Mb

E

7.900

8.000

8.100

0.3110

0.3150

0.3189

Pitch

e

0.800

0.0315

Ball (Lead) Count

N

66

66

Seating Plane Coplanarity

Y

0.100

0.0039

Corner to Ball A1 Distance Along E

16/02-Mb, 16/04-Mb, 32/04-Mb, 32/08-Mb

S1

1.100

1.200

1.300

0.0433

0.0472

0.0512

Corner to Ball A1 Distance Along D

16/02-Mb, 16/04-Mb

S2

0.500

0.600

0.700

0.0197

0.0236

0.0276

Corner to Ball A1 Distance Along D

32/04-Mb, 32/08-Mb

S2

1.500

1.600

1.700

0.0591

0.0630

0.0669

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

67

F.2

Media Information

NOTE: Drawing is not to scale and is only designed to show orientation of devices.

Figure 22. Stacked-CSP Device in Tray Orientation (8 mm x 10 mm and 8 mm x 12 mm

Device Pin 1

Tray Chamfer

Figure 23. Stacked-CSP Device in 24 mm Tape (8 mm x 10 mm and 8 mm x 12 mm)

Device Pin 1

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

68

Datasheet

Appendix G Additional Information

Order Number

Document/Tool

292216

AP-658 Designing for Upgrade to the Advanced+ Boot Block Flash Memory

292215

AP-657 Designing with the Advanced+ Boot Block Flash Memory Architecture

Contact Your Intel

Representative

Flash Data Integrator (FDI) Software Developer’s Kit

297874

FDI Interactive: Play with Intel’s Flash Data Integrator on Your PC

NOTES:

1. Please call the Intel Literature Center at (800) 548-4725 to request Intel documentation. International

customers should contact their local Intel or distribution sales office.

2. Visit Intel’s World Wide Web home page at http://www.Intel.com or http://developer.intel.com for

technical documentation and tools.

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

Datasheet

69

Appendix H Ordering Information

Table 33. Ordering Information for 0.25 µm and 0.18 µm

.

Table 34. Ordering Information for Combinations with 16M 0.13 µm Flash

R D 2 8 F 3 2 0 8 C 3 T 7 0

Package

RD = 8x12 Ball Matrix CSP

Product Line Designator

Flash Density

320 = x16 (32 Mbit)

160 = x16 (16 Mbit)

SRAM Device Density

16 Mbit = 70, 90, 110

32 Mbit = 70, 90

Access Speed (ns)

= Top Blocking

= Bottom Blocking

Product Family

C3 = 3 V Advanced+ Boot Block

V

CC

= 2.7 V - 3.3 V

V

PP

= 1.65 V - 3.3 V or

11.4 V - 12.6 V

for all Intel

Flash products

8 = x16 (8 Mbit)

4 = x16 (4 Mbit)

2 = x16 (2 Mbit)

R D 2 8 F 1 6 0 2 C 3 T D 7 0

Package

RD = Stacked-CSP

Product Line Designator

16 Mbit = 70 ns

Access Speed (ns)

38F = Intel

Flash Stacked Memory

Flash Density

320 = x16 (32 Mbit)

160 = x16 (16 Mbit)

SRAM Device Density

4 = x16 (4 Mbit)

2 = x16 (2 Mbit)

Parameter Location

T = Top Blocking

B = Bottom Blocking

D = 0.13µm

Technology

Differentiator

C = Advanced+ Boot Block

Flash Memory

Product Family

background image

3 Volt Intel

®

Advanced+ Boot Block Flash Memory Stacked-CSP Family

70

Datasheet

Table 35. Ordering Information for Combinations with 32M 0.13 µm Flash

R D 3 8 F 1 0 1 0 C 0 Z T L 0

Package

RD = Stacked-CSP

Product Line Designator

Density

Flash #1 = 1 = 32 Mbit

Flash #2 = 0 = No Die

Flash #3 = 1 = 4 Mbit SRAM

= 2 = 8 Mbit SRAM

Flash #4 = 0 = No Die

Product Family

0 = Original Version of

this product:

Flash Speed = 70 ns

Flash Process = 0.13 µm

Vccq = 2.7 V to 3.3 V

Device Details

L = 72 ball "I"-ballout

Pinout Indicator

Parameter Location

T = Top Blocking

B = Bottom Blocking

Voltage

Z = 3.0V I/O

C = Advanced+ Boot Block Flash Memory

38F = Intel

Flash Stacked Memory

Table 36. Ordering Information Valid Combinations

0.25µm C3

Stacked-CSP

0.18µm C3

Stacked-CSP

0.13µm C3

Stacked-CSP

32-Mbit

No longer available.

RD28F3208C3T70

RD28F3208C3B70

RD28F3208C3T90

RD28F3208C3B90

RD28F3204C3T70

RD28F3204C3B70

RD38F1010C0ZTL0

RD38F1010C0ZBL0

RD38F1020C0ZTL0

RD38F1020C0ZBL0

16-Mbit

RD28F1604C3T90

RD28F1604C3B90

RD28F1604C3T110

RD28F1604C3B110

RD28F1602C3T90

RD28F1602C3B90

RD28F1602C3T110

RD28F1602C3B110

RD28F1602C3T70

RD28F1602C3B70

RD28F1602C3TD70

RD28F1602C3BD70

RD28F1604C3TD70

RD28F1604C3BD70


Document Outline