background image

Features

® Real-Time Clock counts seconds

through years in BCD format

® On-chip battery-backup switchover

circuit with nonvolatile control for

external SRAM

® Less than 500nA of clock opera-

tion current in backup mode

® Microprocessor reset valid to

V

CC

= V

SS

® Independent watchdog timer

with a programmable time-out

period

® Power-fail interrupt warning

® Programmable clock alarm inter-

rupt active in battery-backup

mode

® Programmable periodic interrupt

® Battery-low warning

General Description

The bq4845 Real-Time Clock is a

low-power microprocessor periph-

eral that integrates a time-of-day

clock, a 100-year calendar, and a

CPU supervisor in a 28-pin SOIC or

DIP. The bq4845 is ideal for fax ma-

chines, copiers, industrial control

systems, point-of-sale terminals,

data loggers, and computers.

The bq4845 provides direct connec-

tions for a 32.768KHz quartz crystal

and a 3V backup battery. Through

the use of the conditional chip en-

able output (CE

OUT

) and battery

voltage output (V

OUT

) pins, the

bq4845 can write-protect and make

nonvolatile external SRAMs. The

backup cell powers the real-time

clock and maintains SRAM infor-

mation in the absence of system

voltage.

The bq4845 contains a temperature-

compensated reference and comparator

circuit that monitors the status of its

voltage supply. When the bq4845 de-

tects an out-of-tolerance condition, it

generates an interrupt warning and

subsequently a microprocessor reset.

The reset stays active for 200ms after

V

CC

rises within tolerance, to allow for

power supply and processor stabiliza-

tion.

The bq4845 also has a built-in

watchdog timer to monitor processor

operation. If the microprocessor does

not toggle the watchdog input (WDI)

within the programmed time-out pe-

riod, the bq4845 asserts WDO and

RST. WDI unconnected disables the

watchdog timer.

The bq4845 can generate other in-

terrupts based on a clock alarm con-

dition or a periodic setting. The

alarm interrupt can be set to occur

from once per second to once per

month. The alarm can be made active

in the battery-backup mode to serve

as a system wake-up call. For inter-

rupts at a rate beyond once per sec-

ond, the periodic interrupt can be pro-

grammed with periods of 30.5

µ

s to

500ms.

1

Aug. 1995

1

PN484501.eps

28-DIP or SOIC

2

3

4

 

5

6

7

8

28

27

26

25

24

23

22

21

9

10

20

19

11

12

18

17

13

14

V

CC

WE

CE

IN

CE

OUT 

BC

WDI

OE

CS

V

SS

DQ

7

DQ

8

DQ

5

DQ

4

DQ

3

16

15

V

OUT

X

1

X

2

WDO

INT

RST

A

3

A

2

A

1

A

0

DQ

0

DQ

1

DQ

2

V

SS

Pin Connections

A

0

–A

3

Clock/control address

inputs

DQ

0

–DQ

7

Data inputs/outputs

WE

Write enable

OE

Output enable

CS

Chip select input

CE

IN

External RAM chip

enable

CE

OUT

Conditional RAM chip

enable

X1–X2

Crystal inputs

Pin Names

BC

Backup battery input

V

OUT

Back-up battery output

INT

Interrupt output

RST

Microprocessor reset

WDI

Watchdog input

WDO

Watchdog output

V

CC

+5V supply

V

SS

Ground

bq4845/bq4845Y

Parallel RTC With CPU Supervisor

background image

Functional Description

Figure 1 is a block diagram of the bq4845. The follow-

ing sections describe the bq4845 functional operation

including clock interface, data-retention modes,

power-on reset timing, watchdog timer activation, and

interrupt generation.

2

Figure 1. Block Diagram

V

CC

CS

OE

WE

CE

OUT

V

OUT

Mode

DQ

Power

< V

CC

(max.)

V

IH

X

X

CE

IN

V

OUT1

Deselect

High Z

Standby

V

IL

X

V

IL

CE

IN

V

OUT1

Write

D

IN

Active

> V

CC

(min.)

V

IL

V

IL

V

IH

CE

IN

V

OUT1

Read

D

OUT

Active

V

IL

V

IH

V

IH

CE

IN

V

OUT1

Read

High Z

Active

< V

PFD

(min.) > V

SO

X

X

X

V

OH

V

OUT1

Deselect

High Z

CMOS standby

V

SO

X

X

X

V

OHB

V

OUT2

Deselect

High Z

Battery-backup mode

Truth Table

Aug. 1995

bq4845/bq4845Y

background image

Pin Descriptions

X1–X2

Crystal inputs

X1–X2

are

a

direct

connection

for

a

32.768kHZ, 6pF crystal.

RST

Reset output

RST goes low whenever V

CC

falls below the

power fail threshold. RST will remain low for

200ms typical after V

CC

crosses the threshold

on power-up. RST also goes low whenever a

watchdog timeout occurs.

RST is an open-

drain output.

INT

Interrupt output

INT goes low when a power fail, periodic, or

alarm condition occurs. INT is an open-drain

output.

WDI

Watchdog input

WDI is a three-level input. If WDI remains

either high or low for longer than the

watchdog time-out period (1.5 seconds de-

fault), WDO goes low. WDO remains low

until the next transition at WDI. Leaving

WDI unconnected disables the watchdog

function. WDI connects to an internal volt-

age divider between V

OUT

and V

SS

, which

sets it to mid-supply when left uncon-

nected.

WDO

Watchdog output

WDO goes low if WDI remains either high

or low longer than the watchdog time-out

period. WDO returns high on the next tran-

sition at WDI. WDO remains high if WDI is

unconnected.

A

0

–A

3

Clock address inputs

A

0

–A

3

allow access to the 16 bytes of real-

time clock and control registers.

DQ

0

–DQ

7

Data input and output

DQ

0

–DQ

7

provide x8 data for real-time clock

information. These pins connect to the mem-

ory data bus.

V

SS

Ground

CS

Chip select

OE

Output enable

OE provides the read control for the RTC

memory locations.

CE

OUT

Chip enable output

CE

OUT

goes low only when CE

IN

is low and

V

CC

is above the power fail threshold. If

CE

IN

is low, and power fail occurs, CE

OUT

stays low for 100

µ

s or until CE

IN

goes high,

whichever occurs first.

CE

IN

Chip enable input

CE

IN

is the input to the chip-enable gating

circuit.

BC

Backup battery input

BC should be connected to a 3V backup

cell. A voltage within the V

BC

range on the

BC pin should be present upon power up to

provide proper oscillator start-up.

V

OUT

Output supply voltage

V

OUT

provides the higher of V

CC

or V

BC

,

switched internally, to supply external

RAM.

WE

Write enable

WE provides the write control for the RTC

memory locations.

V

CC

Input supply voltage

+5V input

3

Aug. 1995

bq4845/bq4845Y

background image

Address Map

The bq4845 provides 16 bytes of clock and control status

registers. Table 1 is a map of the bq4845 registers, and

Table 2 describes the register bits.

Clock Memory Interface

The bq4845 has the same interface for clock/calendar

and control information as standard SRAM. To read and

write to these locations, the user must put the bq4845 in

the proper mode and meet the timing requirements.

Read Mode

The bq4845 is in read mode whenever OE (Output en-

able) is low and CS (chip select) is low. The unique ad-

dress, specified by the 4 address inputs, defines which

one of the 16 clock/calendar bytes is to be accessed. The

bq4845 makes valid data available at the data I/O pins

within t

AA

(address access time). This occurs after the

last address input signal is stable, and providing the CS

and OE (output enable) access times are met. If the CS

and OE access times are not met, valid data is available

after the latter of chip select access time (t

ACS

) or output

enable access time (t

OE

).

CS and OE control the state of the eight three-state

data I/O signals. If the outputs are activated before t

AA

,

4

Ad-

dress

(h)

D7

D6

D5

D4

D3

D2

D1

D0

12-Hour

Range (h)

Register

0

0

10-second digit

1-second digit

00–59

Seconds

1

ALM1

ALM0

1-second digit

00–59

Seconds alarm

10-second digit

2

0

10-minute digit

1-minute digit

00–59

Minutes

3

ALM1

ALM0

1-minute digit

00–59

Minutes alarm

10-minute digit

4

PM/AM

0

10-hour digit

1-hour digit

01–12 AM/ 81– 92 PM Hours

5

ALM1

ALM0

10-hour digit

1-hour digit

01–12 AM/ 81–92 PM Hours alarm

PM/AM

6

0

0

10-day digit

1-day digit

01–31

Day

7

ALM1

ALM0

10-day digit

1-day digit

01–31

Day alarm

8

0

0

0

Day-of-week digit

01–07

Day-of-week

9

0

0

0

10 mo.

1-month digit

01–12

Month

A

10-year digit

1-year digit

00–99

Year

B

*

WD2

WD1

WD0

RS3

RS2

RS1

RS0

Programmable

rates

C

*

*

AIE

PIE

PWRIE ABE

Interrupt en-

ables

D

*

*

AF

PF

PWRF BVF

Flags

E

*

*

UTI

STOP

24/12

DSE

Control

F

*

*

*

*

*

*

*

*

Unused

Notes:

* = Unused bits; unwritable and read as 0.

0 = should be set to 0 for valid time/calendar range.

Clock calendar data in BCD. Automatic leap year adjustment.

PM/AM = 1 for PM; PM/AM = 0 for AM.

DSE = 1 enables daylight savings adjustment.

24/12 = 1 enables 24-hour data representation; 24/12 = 0 enables 12-hour data representation.

Day-of-Week coded as Sunday = 1 through Saturday = 7.

BVF = 1 for valid battery.

STOP = 1 turns the RTC on; STOP = 0 stops the RTC in back-up mode.

Table 1. bq4845 Clock and Control Register Map

Aug. 1995

bq4845/bq4845Y

background image

the data lines are driven to an indeterminate state until

t

AA

. If the address inputs are changed while CS and OE

remain low, output data remains valid for t

OH

(output

data hold time), but goes indeterminate until the next

address access.

Write Mode

The bq4845 is in write mode whenever WE and CS are

active.

The start of a write is referenced from the

latter-occurring falling edge of WE or CS. A write is ter-

minated by the earlier rising edge of WE or CS. The ad-

dresses must be held valid throughout the cycle. CS or

WE must return high for a minimum of t

WR2

from CS or

t

WR1

from WE prior to the initiation of another read or

write cycle.

Data-in must be valid t

DW

prior to the end of write and

remain valid for t

DH1

or t

DH2

afterward. OE should be

kept high during write cycles to avoid bus contention; al-

though, if the output bus has been activated by a low on

CS and OE, a low on WE disables the outputs t

WZ

after

WE falls.

Reading the Clock

Once every second, the user-accessible clock/calendar lo-

cations are updated simultaneously from the internal

real time counters. To prevent reading data in transi-

tion, updates to the bq4845 clock registers should be

halted. Updating is halted by setting the update trans-

fer inhibit (UTI) bit D3 of the control register E. As long

as the UTI bit is 1, updates to user-accessible clock loca-

tions are inhibited. Once the frozen clock information is

retrieved by reading the appropriate clock memory loca-

tions, the UTI bit should be reset to 0 in order to allow

updates to occur from the internal counters. Because

the internal counters are not halted by setting the UTI

bit, reading the clock locations has no effect on clock ac-

curacy. Once the UTI bit is reset to 0, the internal regis-

ters update within one second the user-accessible regis-

ters with the correct time. A halt command issued dur-

ing a clock update allows the update to occur before

freezing the data.

Setting the Clock

The UTI bit must also be used to set the bq4845 clock.

Once set, the locations can be written with the desired

information in BCD format. Resetting the UTI bit to 0

causes the written values to be transferred to the inter-

nal clock counters and allows updates to the user-

accessible registers to resume within one second.

Stopping and Starting the Clock Oscillator

The bq4845 clock can be programmed to turn off when

the part goes into battery back-up mode by setting

STOP to 0 prior to power down. If the board using the

bq4845 is to spend a significant period of time in stor-

age, the STOP bit can be used to preserve some battery

capacity. STOP set to 1 keeps the clock running when

V

CC

drops below V

SO

. With V

CC

greater than V

SO

, the

bq4845 clock runs regardless of the state of STOP.

Power-Down/Power-Up Cycle

The bq4845 continuously monitors V

CC

for out-of-

tolerance. During a power failure, when V

CC

falls below

V

PFD

, the bq4845 write-protects the clock and storage

registers.

When V

CC

is below V

BC

(3V typical), the

power source is switched to BC.

RTC operation and

storage data are sustained by a valid backup energy

source.

When V

CC

is above V

BC

, the power source is

V

CC

. Write-protection continues for t

CSR

time after V

CC

rises above V

PFD

.

An external CMOS static RAM is battery-backed using

the V

OUT

and chip enable output pins from the bq4845.

As the voltage input V

CC

slews down during a power

failure, the chip enable output, CE

OUT,

is forced inactive

independent of the chip enable input CE

IN.

5

Bits

Description

24/12

24- or 12-hour representation

ABE

Alarm interrupt enable in

battery-backup mode

AF

Alarm interrupt flag

AIE

Alarm interrupt enable

ALM0–ALM1

Alarm mask bits

BVF

Battery-valid flag

DSE

Daylight savings time enable

PF

Periodic interrupt flag

PIE

Periodic interrupt enable

PM/AM

PM or AM indication

PWRF

Power-fail interrupt flag

PWRIE

Power-fail interrupt enable

RS0–RS3

Periodic interrupt rate

STOP

Oscillator stop and start

UTI

Update transfer inhibit

WD0 - WD2

Watchdog time-out rate

Table 2. Clock and Control Register Bits

Aug. 1995

bq4845/bq4845Y

background image

This activity unconditionally write-protects the external

SRAM as V

CC

falls below V

PFD

. If a memory access is in

progress to the external SRAM during power-fail detec-

tion, that memory cycle continues to completion before

the memory is write-protected. If the memory cycle is

not terminated within time t

WPT

, the chip enable output

is unconditionally driven high, write-protecting the con-

trolled SRAM.

As the supply continues to fall past V

PFD

, an internal

switching device forces V

OUT

to the external backup en-

ergy source.

CE

OUT

is held high by the V

OUT

energy

source.

During power-up, V

OUT

is switched back to the 5V sup-

ply as V

CC

rises above the backup cell input voltage

sourcing V

OUT

. CE

OUT

is held inactive for time t

CER

af-

ter the power supply has reached V

PFD

, independent of

the CE

IN

input, to allow for processor stabilization.

During power-valid operation, the CE

IN

input is passed

through to the CE

OUT

output with a propagation delay of

less than 12ns.

Figure 2 shows the hardware hookup for the external

RAM, battery, and crystal.

primary backup energy source input is provided on

the bq4845. The BC input accepts a 3V primary battery,

typically some type of lithium chemistry. Since the

bq4845 provides for reverse battery charging protection,

no diode or current limiting resistor is needed in series

with the cell. To prevent battery drain when there is no

valid data to retain, V

OUT

and CE

OUT

are internally iso-

lated from BC by the initial connection of a battery. Fol-

lowing the first application of V

CC

above V

PFD

, this iso-

lation is broken, and the backup cell provides power to

V

OUT

and CE

OUT

for the external SRAM.

The crystal should be located as close to X1 and X2 as

possible and meet the specifications in the Crystal

Specification Table. With the specified crystal, the

bq4845 RTC will be accurate to within one minute per

month at room temperature. In the absence of a crystal,

a 32.768 kHz waveform can be fed

into X1 with X2

grounded.

Power-On Reset

The bq4845 provides a power-on reset, which pulls the

RST pin low on power-down and remains low on power-

up for t

RST

after V

CC

passes V

PFD.

With valid battery

voltage on BC, RST remains valid for V

CC

= V

SS

.

6

Figure 2. bq4845 Application Circuit

Aug. 1995

bq4845/bq4845Y

background image

Watchdog Timer

The watchdog monitors microprocessor activity through

the Watchdog input (WDI). To use the watchdog func-

tion, connect WDI to a bus line or a microprocessor I/O

line. If WDI remains high or low for longer than the

watchdog time-out period (1.5 seconds default), the

bq4845 asserts WDO and RST.

Watchdog Input

The bq4845 resets the watchdog timer if a change of

state (high to low, low to high, or a minimum 100ns

pulse) occurs at the Watchdog input (WDI) during the

watchdog period. The watchdog time-out is set by WD0-

WD2 in register B. The bq4845 maintains the watchdog

time-out programming through power cycles. The de-

fault state (no valid battery power) of WD0-WD2 is 000

or 1.5s on power-up. Table 3 shows the programmable

watchdog time-out rates. The watchdog time-out period

immediately after a reset is equal to the programmed

watchdog time-out.

To disable the watchdog function, leave WDI floating. An

internal resistor network (100k

equivalent impedance

at WDI) biases WDI to approximately 1.6V. Internal

comparators detect this level and disable the watchdog

timer. When V

CC

is below the power-fail threshold, the

bq4845 disables the watchdog function and disconnects

WDI from its internal resistor network, thus making it

high impedance.

Watchdog Output

The Watchdog output (WDO) remains high if there is a

transition or pulse at WDI during the watchdog time-

out period. The bq4845 disables the watchdog function

and WDO is a logic high when V

CC

is below the power

fail threshold, battery-backup mode is enabled, or WDI

is an open circuit. In watchdog mode, if no transition oc-

curs at WDI during the watchdog time-out period, the

bq4845 asserts RST for the reset time-out period t

1

.

WDO goes low and remains low until the next transition

at WDI. If WDI is held high or low indefinitely, RST will

generate pulses (t

1

seconds wide) every t

3

seconds. Fig-

ure 3 shows the watchdog timing.

7

Figure 3. Watchdog Time-out Period and Reset Active Time

Aug. 1995

bq4845/bq4845Y

background image

Interrupts

The bq4845 allows three individually selected interrupt

events to generate an interrupt request on the INT pin.

These three interrupt events are:

s

The periodic interrupt, programmable to occur once

every 30.5

µ

s to 500ms

s

The alarm interrupt, programmable to occur once per

second to once per month

s

The power-fail interrupt, which can be enabled to be

asserted when the bq4845 detects a power failure

The periodic, alarm, and power-fail interrupts are en-

abled by an individual interrupt-enable bit in register C,

the interrupts register. When an event occurs, its event

flag bit in the flags register, register D, is set. If the cor-

responding event enable bit is also set, then an interrupt

request is generated. Reading the flags register clears

all flag bits and makes INT high impedance. To reset

the flag register, the bq4845 addresses must be held sta-

ble at register D for at least 50ns to avoid inadvertent

resets.

Periodic Interrupt

Bits RS3–RS0 in the interrupts register program the

rate for the periodic interrupt. The user can interpret

the interrupt in two ways: either by polling the flags

register for PF assertion or by setting PIE so that INT

goes active when the bq4845 sets the periodic flag.

Reading the flags register resets the PF bit and returns

INT to the high-impedance state. Table 4 shows the pe-

riodic rates.

Alarm Interrupt

Registers 1, 3, 5, and 7 program the real-time clock

alarm. During each update cycle, the bq4845 compares

the date, hours, minutes, and seconds in the clock regis-

ters with the corresponding alarm registers. If a match

between all the corresponding bytes is found, the alarm

flag AF in the flags register is set. If the alarm inter-

rupt is enabled with AIE, an interrupt request is gener-

ated on INT. The alarm condition is cleared by a read to

the flags register. ALM1 – ALM0 in the alarm registers,

mask each alarm compare byte. An alarm byte is

masked by setting ALM1 (D7) and ALM0 (D6) to 1.

Alarm byte masking can be used to select the frequency

of the alarm interrupt, according to Table 5.

The alarm interrupt can be made active while the

bq4845 is in the battery-backup mode by setting ABE in

the interrupts register.

Normally, the INT pin goes

high-impedance during battery backup. With ABE set,

however, INT is driven low if an alarm condition occurs

and the AIE bit is set. Because the AIE bit is reset dur-

ing power-on reset, an alarm generated during power-on

reset updates only the flags register. The user can read

the flags register during boot-up to determine if an

alarm was generated during power-on reset.

Power-Fail Interrupt

When V

CC

falls to the power-fail-detect point, the

power-fail flag PWRF is set. If the power-fail interrupt

enable bit (PWRIE) is also set, then INT is asserted low.

The power-fail interrupt occurs t

WPT

before the bq4845

generates a reset and deselects.

The PWRIE bit is

cleared on power-up.

Battery-Low Warning

The bq4845 checks the battery on power-up. When the

battery voltage is approximately 2.1V, the battery-valid

flag BVF in the flags register is set to a 0 indicating that

clock and RAM data may be invalid.

8

WD2

WD1

WD0

Normal Watchdog

Time-out Period (t

2

, t

3

)

Reset Time-out

Period (t

1

)

0

0

0

1.5s

0.25s

0

0

1

23.4375ms

3.9063ms

0

1

0

46.875ms

7.8125ms

0

1

1

93.75ms

15.625ms

1

0

0

187.5ms

31.25ms

1

0

1

375ms

62.5ms

1

1

0

750ms

125ms

1

1

1

3s

0.5s

Table 3. Watchdog Time-out Rates

Aug. 1995

bq4845/bq4845Y

background image

9

Register B Bits

Periodic Interrupt

RS3

RS2

RS1

RS0

Period

Units

0

0

0

0

None

0

0

0

1

30.5175

µ

s

0

0

1

0

61.035

µ

s

0

0

1

1

122.070

µ

s

0

1

0

0

244.141

µ

s

0

1

0

1

488.281

µ

s

0

1

1

0

976.5625

µ

s

0

1

1

1

1.95315

ms

1

0

0

0

3.90625

ms

1

0

0

1

7.8125

ms

1

0

1

0

15.625

ms

1

0

1

1

31.25

ms

1

1

0

0

62.5

ms

1

1

0

1

125

ms

1

1

1

0

250

ms

1

1

1

1

500

ms

Table 4. Periodic Interrupt Rates

1h

3h

5h

7h

Alarm Frequency

ALM1

ALM0

ALM1

ALM0

ALM1

ALM0

ALM1

ALM0

1

1

1

1

Once per second

0

1

1

1

Once per minute when seconds match

0

0

1

1

Once per hour when minutes, and seconds match

0

0

0

1

Once per day when hours, minutes, and seconds match

0

0

0

0

When date, hours, minutes, and seconds match

Table 5. Alarm Frequency (Alarm Bits D6 and D7 of Alarm Registers)

Aug. 1995

bq4845/bq4845Y

background image

10

Absolute Maximum Ratings

Symbol

Parameter

Value

Unit

Conditions

V

CC

DC voltage applied on V

CC

relative to V

SS

-0.3 to 7.0

V

V

T

DC voltage applied on any pin excluding V

CC

relative to V

SS

-0.3 to 7.0

V

V

T

V

CC

+ 0.3

T

OPR

Operating temperature

0 to +70

°C

Commercial

-40 to +85

°C

Industrial

T

STG

Storage temperature

-55 to +125

°C

T

BIAS

Temperature under bias

-40 to +85

°C

T

SOLDER

Soldering temperature

+260

°C

For 10 seconds

Note:

Permanent device damage may occur if Absolute Maximum Ratings are exceeded. Functional operation

should be limited to the Recommended DC Operating Conditions detailed in this data sheet. Exposure to con-

ditions beyond the operational limits for extended periods of time may affect device reliability.

Recommended DC Operating Conditions

(TA = TOPR)

Symbol

Parameter

Minimum

Typical

Maximum

Unit

Notes

V

CC

Supply voltage

4.5

5.0

5.5

V

bq4845Y

4.75

5.0

5.5

V

bq4845

V

SS

Supply voltage

0

0

0

V

V

IL

Input low voltage

-0.3

-

0.8

V

V

IH

Input high voltage

2.2

-

V

CC

+ 0.3

V

V

BC

Backup cell voltage

2.3

-

4.0

V

Note:

Typical values indicate operation at T

A

= 25°C.

Aug. 1995

bq4845/bq4845Y

background image

11

DC Electrical Characteristics

(TA = TOPR, VCCmin

VCC

VCCmax)

Symbol

Parameter

Minimum

Typical

Maximum

Unit

Conditions/Notes

I

LI

Input leakage current

-

-

±

1

µ

A

V

IN

= V

SS

to V

CC

I

LO

Output leakage current

-

-

±

1

µ

A

CS = V

IH

or OE = V

IH

or WE

= V

IL

V

OH

Output high voltage

2.4

-

-

V

I

OH

= -2.0 mA

V

OHB

V

OH,

BC Supply

V

BC

- 0.3

-

-

V

V

BC

> V

CC

, I

OH

= -10

µ

A

V

OL

Output low voltage

-

-

0.4

V

I

OL

= 4.0 mA

I

CC

Operating supply current

-

12

25

mA

Min. cycle, duty = 100%,

CS = V

IL

, I

I/O

= 0mA

I

SB1

Standby supply current

-

3

-

mA

CS = V

IH

I

SB2

Standby supply current

-

1.5

-

mA

CS

V

CC

- 0.2V,

0V

V

IN

0.2V,

or V

IN

V

CC

- 0.2V

V

SO

Supply switch-over voltage

-

V

BC

-

V

I

CCB

Battery operation current

-

0.3

0.5

µ

A

V

BC

= 3V, T

A

= 25°C, no load

on V

OUT

or CE

OUT

V

PFD

Power-fail-detect voltage

4.55

4.62

4.75

V

bq4845

Power-fail-detect voltage

4.30

4.37

4.5

V

bq4845Y

V

OUT1

V

OUT

voltage

V

CC

- 0.3V

-

-

V

I

OUT

= 100mA, V

CC

> V

BC

V

OUT2

V

OUT

voltage

V

BC

- 0.3V

-

-

V

I

OUT

= 100

µ

A, V

CC

< V

BC

V

RST

RST output voltage

-

-

0.4V

-

I

RST

= 4mA

V

INT

INT output voltage

-

-

0.4V

-

I

INT

= 4mA

V

WDO

WDO output voltage

-

-

0.4V

-

I

SINK

= 4mA

2.4

-

-

-

I

SOURCE

= 2mA

I

WDIL

Watchdog input low current

-50

-10

-

µ

A

0 < V

WDI

< 0.8V

I

WDIH

Watchdog input high current

-

20

50

µ

A

2.2 < V

WDI

< V

CC

Notes:

Typical values indicate operation at T

A

= 25°C, V

CC

= 5V.

RST and INT are open-drain outputs.

Crystal Specifications

(DT-26 or Equivalent)

Symbol

Parameter

Minimum

Typical

Maximum

Unit

f

O

Oscillation frequency

-

32.768

-

kHz

C

L

Load capacitance

-

6

-

pF

T

P

Temperature turnover point

20

25

30

°C

k

Parabolic curvature constant

-

-

-0.042

ppm/°C

Q

Quality factor

40,000

70,000

-

R

1

Series resistance

-

-

45

K

C

0

Shunt capacitance

-

1.1

1.8

pF

C

0

/C

1

Capacitance ratio

-

430

600

D

L

Drive level

-

-

1

µ

W

f/f

O

Aging (first year at 25°C)

-

1

-

ppm

Aug. 1995

bq4845/bq4845Y

background image

12

Capacitance

(TA = 25°C, F = 1MHz, VCC = 5.0V)

Symbol

Parameter

Minimum

Typical

Maximum

Unit

Conditions

C

I/O

Input/output capacitance

-

-

7

pF

Output voltage = 0V

C

IN

Input capacitance

-

-

5

pF

Input voltage = 0V

Note:

These parameters are sampled and not 100% tested.

AC Test Conditions

Parameter

Test Conditions

Input pulse levels

0V to 3.0V

Input rise and fall times

5 ns

Input and output timing reference levels

1.5 V (unless otherwise specified)

Output load (including scope and jig)

See Figures 4 and 5

Figure 5. Output Load B

Figure 4. Output Load A

Aug. 1995

bq4845/bq4845Y

background image

13

Read Cycle

(TA = TOPR, VCCmin

VCC

VCCmax)

Symbol

Parameter

Min.

Max.

Unit

Conditions

t

RC

Read cycle time

70

-

ns

t

AA

Address access time

-

70

ns

Output load A

t

ACS

Chip select access time

-

70

ns

Output load A

t

OE

Output enable to output valid

-

35

ns

Output load A

t

CLZ

Chip select to output in low Z

5

-

ns

Output load B

t

OLZ

Output enable to output in low Z

0

-

ns

Output load B

t

CHZ

Chip deselect to output in high Z

0

25

ns

Output load B

t

OHZ

Output disable to output in high Z

0

25

ns

Output load B

t

OH

Output hold from address change

10

-

ns

Output load A

Write Cycle

(TA =TOPR , VCCmin

VCC

VCCmax)

Symbol

Parameter

Min.

Max.

Unit

Conditions

t

WC

Write cycle time

70

-

ns

t

CW

Chip select to end of write

65

-

ns

(1)

t

AW

Address valid to end of write

65

-

ns

(1)

t

AS

Address setup time

0

-

ns

Measured from address valid to beginning

of write. (2)

t

WP

Write pulse width

55

-

ns

Measured from beginning of write to end of

write. (1)

t

WR1

Write recovery time (write cycle 1)

5

-

ns

Measured from WE going high to end of

write cycle. (3)

t

WR2

Write recovery time (write cycle 2)

15

-

ns

Measured from CS going high to end of

write cycle. (3)

t

DW

Data valid to end of write

30

-

ns

Measured to first low-to-high transition of

either CS or WE.

t

DH1

Data hold time (write cycle 1)

0

-

ns

Measured from WE going high to end of

write cycle. (4)

t

DH2

Data hold time (write cycle 2)

10

-

ns

Measured from CS going high to end of

write cycle. (4)

t

WZ

Write enabled to output in high Z

0

25

ns

I/O pins are in output state. (5)

t

OW

Output active from end of write

0

-

ns

I/O pins are in output state. (5)

Notes:

1.

A write ends at the earlier transition of CS going high and WE going high.

2.

A write occurs during the overlap of a low CS and a low WE. A write begins at the later transition

of CS going low and WE going low.

3.

Either t

WR1

or t

WR2

must be met.

4.

Either t

DH1

or t

DH2

must be met.

5.

If CS goes low simultaneously with WE going low or after WE going low, the outputs remain in

high-impedance state.

Aug. 1995

bq4845/bq4845Y

background image

14

Read Cycle No. 2 (CS Access)

1,3,4

Read Cycle No. 1 (Address Access)

1,2

Notes:

1.

WE is held high for a read cycle.

2.

Device is continuously selected: CS = OE = V

IL

.

3.

Address is valid prior to or coincident with CS transition low.

4.

OE = V

IL

.

5.

Device is continuously selected: CS = V

IL

.

Read Cycle No. 3 (OE Access)

1,5

bq4845/bq4845Y

Aug. 1995

background image

15

Write Cycle No. 1 (WE-Controlled)

1,2,3

Write Cycle No. 2 (CS-Controlled)

1,2,3,4,5

Notes:

1.

CS or WE must be high during address transition.

2.

Because I/O may be active (OE low) during this period, data input signals of opposite polarity to the

outputs must not be applied.

3.

If OE is high, the I/O pins remain in a state of high impedance.

4.

Either t

WR1

or t

WR2

must be met.

5.

Either t

DH1

or t

DH2

must be met.

Aug. 1995

bq4845/bq4845Y

background image

16

Power-Down/Power-Up Timing

(TA = TOPR)

Symbol

Parameter

Minimum

Typical

Maximum

Unit

Conditions

t

F

V

CC

slew from 4.75 to

4.25V

300

-

-

µ

s

t

FS

V

CC

slew from 4.25 to V

SO

10

-

-

µ

s

t

R

V

CC

slew from V

SO

to

V

PFD(MAX)

100

-

-

µ

s

t

PF

Interrupt delay from

V

PFD

6

-

24

µ

s

t

WPT

Write-protect time for

external RAM

90

100

125

µ

s

Delay after V

CC

slews down past

V

PFD

before SRAM is write-protected

and RST activated.

t

CSR

CS at V

IH

after power-up

100

200

300

ms

Internal write-protection period af-

ter V

CC

passes V

PFD

on power-up.

t

RST

V

PFD

to RST inactive

t

CSR

-

t

CSR

ms

Reset active time-out period

t

CER

Chip enable recovery

time

t

CSR

-

t

CSR

ms

Time during which external SRAM

is write-protected after V

CC

passes

V

PFD

on power-up.

t

CED

Chip enable propagation

delay to external SRAM

-

9

12

ns

Output load A

Caution:

Negative undershoots below the absolute maximum rating of -0.3V in battery-backup mode

may affect data integrity.

Aug. 1995

Power-Down/Power-Up Timing

Notes:

PWRIE set to “1” to enable power fail interrupt.

RST and INT are open drain and require an external pull-up resistor.

bq4845/bq4845Y

background image

17

Aug. 1995

28-Pin DIP (P)

Dimension

Minimum

Maximum

A

0.160

0.190

A1

0.015

0.040

B

0.015

0.022

B1

0.045

0.065

C

0.008

0.013

D

1.440

1.480

E

0.600

0.625

E1

0.530

0.570

e

0.600

0.670

G

0.090

0.110

L

0.115

0.150

S

0.070

0.090

All dimensions are in inches.

28-Pin DIP (P)

bq4845/bq4845Y

background image

18

Aug. 1995

28-Pin SOIC (S)

Dimension

Minimum

Maximum

A

0.095

0.105

A1

0.004

0.012

B

0.013

0.020

C

0.008

0.013

D

0.700

0.715

E

0.290

0.305

e

0.045

0.055

H

0.395

0.415

L

0.020

0.040

All dimensions are in inches.

28-Pin SOIC (S)

bq4845/bq4845Y

background image

19

Aug. 1995

Ordering Information

bq4845

-

Package Option:

P = 28-pin plastic DIP (0.600)

S = 28-pin SOIC (0.300)

Device:

bq4845 Real-Time Clock With CPU Supervisor

Voltage Tolerance:

Blank = 5%

Y = 10%

Temperature Range:

Blank = Commercial

N = Industrial

bq4845/bq4845Y

background image

IMPORTANT NOTICE

Texas Instruments and its subsidiaries (TI) reserve the right to make changes to their products or to discontinue

any product or service without notice, and advise customers to obtain the latest version of relevant information

to verify, before placing orders, that information being relied on is current and complete. All products are sold

subject to the terms and conditions of sale supplied at the time of order acknowledgement, including those

pertaining to warranty, patent infringement, and limitation of liability.

TI warrants performance of its semiconductor products to the specifications applicable at the time of sale in

accordance with TI’s standard warranty. Testing and other quality control techniques are utilized to the extent

TI deems necessary to support this warranty. Specific testing of all parameters of each device is not necessarily

performed, except those mandated by government requirements.

CERTAIN APPLICATIONS USING SEMICONDUCTOR PRODUCTS MAY INVOLVE POTENTIAL RISKS OF

DEATH, PERSONAL INJURY, OR SEVERE PROPERTY OR ENVIRONMENTAL DAMAGE (“CRITICAL

APPLICATIONS”). TI SEMICONDUCTOR PRODUCTS ARE NOT DESIGNED, AUTHORIZED, OR

WARRANTED TO BE SUITABLE FOR USE IN LIFE-SUPPORT DEVICES OR SYSTEMS OR OTHER

CRITICAL APPLICATIONS. INCLUSION OF TI PRODUCTS IN SUCH APPLICATIONS IS UNDERSTOOD TO

BE FULLY AT THE CUSTOMER’S RISK.

In order to minimize risks associated with the customer’s applications, adequate design and operating

safeguards must be provided by the customer to minimize inherent or procedural hazards.

TI assumes no liability for applications assistance or customer product design. TI does not warrant or represent

that any license, either express or implied, is granted under any patent right, copyright, mask work right, or other

intellectual property right of TI covering or relating to any combination, machine, or process in which such

semiconductor products or services might be or are used. TI’s publication of information regarding any third

party’s products or services does not constitute TI’s approval, warranty or endorsement thereof.

Copyright 

©

 1999, Texas Instruments Incorporated